内容导读：

可编程逻辑解决方案供应商赛灵思公司（Xilinx ）近日推出其集成软件环境（ISE）6.2i版，为可编程逻辑行业设立了又一个软件性能里程碑。ISE 高速设计工具的新特性和增强功能使 Virtex-II ProÔ FPGA 比最相近竞争产品的性能平均快 40%，而成本则低 60% 多。ISE 6.2i 的推出还将赛灵思的低成本  Spartan-3Ô 系列的性能比前一版本提升高达 50%。

当使用 ISE 6.2i 进行 Virtex-II Pro FPGA 设计时，它能带来三个器件所拥有的速度优势并优化15% 的设计利用率，同时保持 2 倍的整体运行时间优势。赛灵思用户将从 PLD 行业中最低的系统成本和最高的系统性能中大为受益。使用 ISE 6.2i，Spartan-3 器件的平台特性还将包括更快的块 RAM存取速度和运行速度超过 225 MHz 的内置乘法器。另外，时钟到输出 (clock-to-output) 时间也比前一版本快 35% 到 40%。这些性能的提升结合业界领先的成本优势，推动 Spartan-3 FPGA 进一步进入大批量应用领域，而传统上这里是 ASIC 和 ASSP 的领地。

“简单地说，这些最新的 FPGA 性能里程碑，应归功于赛灵思公司持续专注于最先进的FPGA 设计工具领导地位的结果”赛灵思公司 FPGA 产品执行副总裁 Rich Sevcik 说。“设计工程师需要一种完全的、强大的软件套装、芯片和服务解决方案，以便有效地解决他们的难题。我们在软件性能、功能和易用方面所做的长期不懈的提高和创新，充分显示了赛灵思正致力于提供完全的解决方案。”

针对高速设计的自动化工具
ISE 版本 6.2i 增加了许多针对高速设计的新特性和增强功能，无缝地集成到 ISE 的易于使用、“按钮”式设计方法中。例如，主动时序收敛 (ProActive™ Timing Closure) 包括支持改进的物理综合技术，在一个步骤中自动执行产生物理上正确的时间驱动。布线器中新的自动保持时间消除器和改进的延迟估算器结合更新的时间驱动映射器，能够自动改善高密度设计的性能。通过消除耗时的设计迭代，每个新特性都减少了整体设计周期时间。

ISE 还能自动处理到赛灵思 FPGA 的外部接口。例如，对自动局部时钟放置器的支持和加强约束，使源同步存储器接口设计变得更容易 – 对于 Virtex-II Pro，有多达 96 个低时钟畸变的 200MHz 时钟可用；对于 Spartan-3 器件，则有多达 50 个 166MHz 存储器接口可用。同时，ISE 布局规划器、管脚规划器和时间驱动布局及布线功能能够自动对到达和来自 Virtex-II Pro X 器件 10Gbps 串行 I/O 的路径进行优化。

“我们非常高兴与赛灵思在当前开发上的努力以及我们对 Virtex-II Pro 器件强大性能的贡献，”Synplicity 公司首席技术官 Ken McElvain 说，“过去九年的合作证明，我们的联合开发工作已经为我们的客户创造了巨大效益。”

“Mentor Graphics® 与 赛灵思合作以保证 Precision® Synthesis和 ISE 6.2i 之间能够紧密结合，”Mentor Graphics 设计创建和综合部总经理 Simon Bloch 说。“我们与赛灵思公司的长期合作及对 6.2i 版软件环境的支持，将为我们的客户带来巨大的性能和生产率的提升。” 

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来源: 作者: 时间:2004/3/8 0:00:00