| 设计师面临着处理器功耗增长带来的挑战,他们要在更小的面积中提供更强的电源,同时要满足更严格的负载线路电压容限。通过把开关频率从通常的300kHz增加到超过1MHz即可实现这一目的。传统的分立产品不能在这些频率上应用。本文讲述一种创新的集成模块Powertrain概念,它利用革命性封装中的封装技术,把无引线多芯片模块集成在一起。 随着数据通信和电信系统中负载系统点的出现,集成模块为最终用户提供了一种灵活的“总体解决方案”。公司削减非核心能力领域内费用,大大减少了许多OEM客户的电源设计资源。POL使用非常方便,投放市场迅速。
 
处理器电源趋势 按照摩尔定律,当集成电路越来越密集,对电源的需求日益增长,处理器工作所需的di/dt必然增加。与此同时,直流电流的要求在2003年已达到100安培。 电路板和元件选择对于减少电压峰值变得越来越重要。V=Ldi/dt,尽管需要降低元件和电路板的寄生电感。 另一个主要的趋势是由于处理器使用了更小尺寸的印刷术而使Vcc设置点降低。现在电源需要为不断降低的负载线路容限提供1V以下的输出。 为了满足那些负载线路,设计师能够做到: ● 增加相位的数量,以降低每个相位的纹波数量。缺点是增加了系统的总成本。 ● 提高开关频率,缺点是系统效率较低。
 集成Powertrain 电源设计师采用的方法之一是把电源MOSFET和驱动器集成在一个封装内。 集成的优点首先是元件靠近和优化的线路连接方案减少了杂散电感。它允许在更高的工作频率下工作,同时将功率损失的影响降至最低。它降低了开关节点处电压振荡的幅度,使输出电压更加稳定。 通过在一个封装内集成主要的元件,可以选择驱动器和MOSFET对优化元件进行匹配,并选择具有更低非重叠时间的驱动器。 相对于标准分立的方法,其性能有相当大的提高,因此用户可将他们的系统总功耗降低10%。现在,在高达15安培的电流下,元件级的转换效率最高可以达到96%。 PinPAK多芯片模块 安森美半导体刚刚推出了一种多芯片封装,可以提供负载点所需的高性能,同时解决了多芯片封装的几个内在问题。其中主要问题之一是提供已知的良好电路小片。 | 图4 效率和输出电压的关系 | 图5 PinPAK多芯片模块 |
  应用的概念是封装中的封装,即在安装到两个MOSFET电路小片之间的主封装中之前,将模拟元件预先封装在一个3×3mmQFN封装中。 这允许在集成之前,对模拟和MOSFET元件进行全面的测试。然后,最终的产品将根据应用规范测试。因为参数已经进行了全面测试,所以设计师可以确信元件能够达到他们效率测试的要求。这降低了元件不匹配和电路板布局问题带来的风险。 这种封装另外一个优点是通过使用封装引脚框拥有额外布线层的灵活性。设计师可以使用市场上任何一个QFN封装内的驱动器而不需要重新设计驱动器电路小片,布线将在引脚框级完成。 除了节约开发成本(掩膜、硅、工程资源成本)以外,这将使开发驱动器的时间减少9到18个月。 1-3MHz中的下一步 处理器技术的发展趋势需要更高频率的DC/DC转换器。技术的影响是非常重要的。每毫亨寄生电感都很重要,而且MOSFET的开关损失将成为总功耗的主要来源。 今天,大多数主处理器电源(Vcore)的降压转换器都在250??500kHz之间的开关频率上工作。 大多数时间中(90%),控制MOSFET处于导通状态,主要的功率损失来自导通损失。现有的MOSFET最主要的参数是元件的Rdson。 对于控制FET,尽管开关损失是功率损失的主要原因,元件在10%的时间内是导通的。MOSFET需要很低的栅极电荷和快速的开关性能。 | | | 250kHz | 1MHz | 3MHz | | 高端 | 导能损失 | 23% | 12% | 5% | | 开关损失 | 15% | 32% | 43% | | 栅极驱动 | 1% | 2% | 2% | | Qoss损失 | 0% | 1% | 1% | | 低端 | 导能损失 | 49% | 26% | 12% | | 栅极驱动 | 3% | 6% | 8% | | Qossloss | 1% | 1% | 2% | | 逆回复 | 6% | 12% | 7% | | 非重叠损失 | 4% | 8% | 10S% | 当你把转换器的开关频率从250kHz增加到3MHz时,开关损失从15%增加到43%,达到最大。 安森美半导体已经推出了新一代的MOSFET,能够在很高的频率下工作。与主要优化导通损失的传统沟道技术相反,安森美半导体使用最新的平面技术(HD3E RP),把导通损失和开关损失都降至最低。 目前,业内把Rdson和栅极电荷的乘积(Qg)作为性能评估的优良指数。 在过去的三年中,MOSFET技术取得了显著发展,从而满足了处理器的未来需要(速度和功率密度)。 在两年中,优良指数改进了84%,从112下降到18mΩ*nC。这是通过不断改进平面技术实现的。与沟道技术相反,平面的栅极输入电容大大降低,使它成为高开关速度转换器的所选技术。 除了硅的改进以外,3MHz对于封装和总体系统架构也将构成巨大的挑战。引线粘结将被夹子技术取代,以减少寄生电容并提高电流散布。同理,无引线封装将代替标准的引线封装,如传统的DPAK或S0IC-8。 结论 下一代处理器将要求采用新的DC/DC转换器技术。 安森美半导体的集成封装解决方案和最先进的MOSFET技术处于领先的地位,可以提供整个系统的解决方案。 |