Forte Design升级了Cynthesizer行为综合方案,可提供更广泛的生产ESL设计流程。Cynthesizer v2.5支持功率估计、形式验证、模块化接口IP、FPGA样品及完整的设计报告子系统。这些新功率可使设计人员访问关键的设计信息,简化高层设计的采用,进一步提高设计质量。 

　　在该公司与Sequence Design的合作下,Cynthesizer客户可用Sequence的PowerTheater自动测量RTL及门电荷下的功耗。通过测量系统至网表设计过程的功率并报告功率估计,用户可以权衡成本(区域)、性能及功率等指标,使其产品实现合适的RTL质量。 

　　设计接口协议既耗时,又容易有错误发生。这款最新推出的Cynthesizer便于设计师将其可配置的模块化接口与C、C++和SystemC设计模块结合起来,创建可重复使用的接口IP。Cynthesizer可自动生成具有目标接口协议的最优规划和资源利用的RTL硬件描述。然后客户可通过改变C代码中的类型声明实现各种接口的假设分析。 

　　升级版本还支持采用Cadence Design Encounter等角检查器的RTL至门形式验证。设计师们可自动验证Cynthesizer后逻辑综合网表生成的优化RTL,以提供性能更稳定的网表广播完毕流。该功能可使设计师们迅速将Cynthesizer集成到现有ASIC和SoC设计流程中。