标准测试接口语言
标准测试接口语言（STIL）是1999年3月通过的，它是一个广泛的行业标准，开始的意图是从设计到制造整个期间使测试和测试设计（DFT）信息有明确和完整的通信。STIL标准包括几个扩展版本，有些已获通过，有些正在开发改变阶段。
通常，工程技术人员所谈论的STIL是指IEEE1450 .0，此扩展版本规定用于自动测试图形产生（ATPG）工具到测试程序图形产生工具传输向量和定时信息的标准数据格式。
在STIL通过时，业内已经有成熟的基于向量语言（如波形产生器语言WGL）的方案。STIL比已有的方案具有更有效的表示法。然而，在此语言中没有足够重要的新性能迫使可能的用户改变他们已有的基础结构。
尽管，此方案已存在一段时间，但一个完整、无缝STIL基DFT方案至今不能使用。没有一个完整方案和一个迫使改变的原因，则采用它是慢速的。
然而，随着SoC公司认识到STIL扩展型具有上市快，节省测试成本的显著特点，其支持的呼声增高。EDA、ATE和测试程序产生工具公司响应IP核和SoC供应商采用新标准基产品对STIL增长兴趣的呼声。随着STIL扩展型所具有的上市快，低测试成本的具体实现，围绕这些标准的市场继续建立。下面详述具有扩展型之一的P1450.6。
CTL基方案
IEEEP1450.6CTL（核测试语言）是STIL的一个扩展型，它为描述IP核和SoC测试信息生存标准格式。
CTL是针对SOCDFT的软件语言。可用CTL捕获测试器件系统中每个IP核所需的所有数据。CTL使测试相关信息在核供应商和与SoC测试有关的系统集成商中能明确通信。假若成功，则CTL和其他STIL扩展型一起将极大地使SoC的IP核和IP核测试再用变容易。
CTL所描绘设计信息如下：
Environment{
CTL mode-1{
//Mode Setup Seauence
//Structures
//Patterns Andtheirinfo
          }
  }
上述语言是CTL中设计配置中的分块表示。这些配置称之为测试模式。
为了处理不同设计的需求，语言采用指令序列，用STIL语法建立测试模式。对于每个测试模式，CTL提供适用的结构信息，设计终端的特性、测试应用相关的连通和测试图形。用CTL提供的关于核的测试信息，可以再用于与核有关的测试图形，在SoC上执行所有必须的DFT、ATPG和失效仿真操作以及完成测试呈现在核中的SoC逻辑。
CTL设计成允许采用的任何DET和测试方法。考虑到核的所有可能的集成情况，其语言必须完全描述每个已知的DFT概念和测试方法。这种通用性可使语言有很多其他应用。
可用CTL来执行分级DFT产做为设计环境和ATE环境之间一个信息丰富的测试接口。对于测试图形再用所生成的CTL结构支持在事件之后依赖协议管理的测试方法。例如，由一个接口提供的测试图形可变化为用另一个替代接口，用称之为重新对准目标的测试器图形要领来改善ATE利用。
一些主要从事EDA、ATE、IP核和SoC开发的公司已为半导体业提供CTL基DFT方案。由Synopsys、Agilent和ARM公司提供的初始CTL基方案已发布。ST公司也从事检验早期CTL基产品方案和积极地促进行业论坛工作。初始产品和工具已适用于用户，CTL被行业接受应很快。
CTL基EDA工具
Synopsys公司推出CTL基设计生成和ATPG支持工具。它的DFT CompilerTM SOCBIST 工具能产生核生成流（为核供应商输出CTL）和SoC集成流（对于下一级集成接受DFT/ATPG任务的核须CTL）见图1。另外，通过CTL采用分级DFT消除了与很大设计有关的问题，所给出的标准DFT工具具有处理设计的能力，这在以前是不可能提供的。
为了CTL尚未被通过，所以Synopsys设计工具流建立在形成标准的专用设计。为了确保用户平滑的DFT流，Synopsys公司与Agilent公司紧密合作开发的测试程序生成器和相关工具，特别是Agilent SmarTest PGCTL浏览器。
CTL基ATE
Agilent 公司的设计与测试之间接口标准化为加速IC产品开发提供一种最好的机会。
2001年，AGILENT和SYOPSYS公司结成战略聪明，意图在于加快EDA-aware ATE和ATE-aware EDA的上市时间和降低测试成本。用CTL和其他CTL扩展版本为此提供实现机构。
Agilent 公司附加到SmartTest Program Generator 上的CTL Browser，使得单步测试程序生成流能直接接受核或SoC级CTL码并直接输出可下载的Agilent 93000 SoC Series 二进制文件（见图2）。
CTL给出SmartTest Program Generator具有分析来自测试联系的设计能力。例如，测试工程技术人员现在具有了解如下的能力：用BIST或任选功能向量测试哪些核，哪些核共享一个专门的扫描链或哪些顶级I/O引脚连接到哪些内部核I/O引脚。这种对CTL的支持，使测试工程技术人员有能力使基于已有但从前未知信息基础上的测试程序最佳化。
CTL基IP核
去年3月，ARM公司成为业内首个CTL基IP核供应商，发布ARM1136JF-S核和将来IP核的CTL支持。由ARM提供的合成描述做为ARM-Synopsys Reference Methodology的一部分，用于可合成的核将生成CTL模式（若选择核包装）。对于已用P1500 Wrapper硬化的核，ARM公司将提供用于核集成的CTL描述。
核的CTL描述将使ARM用户进行自动集成和测试开发更快和更容易。另外，CTL将使工程技术人员基于嵌入ARM核（如IEEEP1500兼容Wrapper）中DFT特性所提供的全部性能的硅调试最佳化。这对于用户集中精力在上市和测试成本关键应用中具有很高的价值。
CTL基SoC
在SoC开发中新出现的问题集中在设计工艺、制造技术和测试工艺无缝集成以保证可接受的生产率知识曲线、低制造成本和最终的可靠产品。图3示出集成开发环境。
CTL提供测试器和SoC的EDA使能DFT特性间的通信连接。这种连接在所允许的评价传递链中具有显著的灵活性。CTL也有助于测试工程技术人员更容易操纵新的ATE软件方案到被嵌入DFT结构的目标中，以便较快的硅调试和改进生产率。
将来，ST公司希望一个完全集成行业标准基SoC开发工艺。
CTL未来
CTL尚未正式通过，便基于CTL的完整设计贯穿测试方案已在业内应用。
CTL的使用大概会冲击SoC开发过程的很多方面，会实现DFT的更多新的形式：
* 新的测试方法可能出现。
* 从前所相信的老的测试方法可能会过时。
* 所增加的测试工程灵活性可产生新的和更强大的测试最佳化性能。
* 可开发改进的硅调试技术，进一步使得产品快上市和改善生产率。
* 设计和测试分离可变得模糊，单个功能会占有整个的SoC开发过程。
像ARM公司这样的IP供应商喜欢提供核的CTL描述。而且，将要求提供IP库的厂家提供这些描述。
用户开始希望从他们的测试设备中知道核级诊断信息。用这些信息，他们可以快速确定哪些IP供应商能提供最高质量的核或通过哪个厂家哪些核功能最好。这些因素和其他因素都可能导致IP供应商、厂家和测试厂商在市场份额中的第二次变频。
更快的SoC开发周期时间，更快的上市时间，更低的测试成本以及IP供应商，测试厂商，DEA厂商，ATE厂商和其他厂商之间的增加竞争无疑将改变行业的动态。（彭京湘）

图1通过SoCBIST工具的CTL基核测试自动化流

图2、SMARTEST PGCTL浏览器视窗
图2、集成开发环境