 |
 |
 导航:老古开发网首页→文章索引→文章分类→EDA/IC设计→[FPGA 门数计算方法(转）]
|
| | -文章搜索 - 最新文章 - | |
FPGA 门数计算方法(转） |
| 发布时间:2006年7月29日 点击次数:1353 |
| 来源: 作者: |
Ik!I!`p+o rQGuestFPGA 等效门数的计算方法有两种：EDA中国门户网站3\a} zZ0z\&T 1. 把FPGA 基本单元（如LUT+FF,ESB/BRAM）和实现相同功能的标准门阵列比较, .Zu k2ZYd9[Guest门阵列中包含的门数即为该FPGA 基本单元的等效门数,然后乘以基本单元的数目就 2uy6`y~ Ed p,M eGuest可以得到FPGA 门数估计值;EDA中国门户网站%WXT`"[ 2. 分别用FPGA 和标准门阵列实现相同的功能,从中统计出FPGA 的等效门数,这种方 2S{,Ao D2z@ t+vGuest法比较多的依赖于经验数据。 suJV si+VC9ZGuest对于第一种方法,FPGA 包括LUT/FF/RAM 等资源,分析各种资源等效门数时,总原则 .iD0Z-eV ]@1zGuest是等效原则,就是实现相同的功能,在标准门阵列中需要的门数就是FPGA 该资源等效门数, F%ne ^2dU"q"gGuest例如实现一个带寄存器输出的4 输入XOR,在FPGA 中需要用一个LUT 和1 个FF 实现,在EDA中国门户网站 F#z+l/C&@ K1O6iT)RU*M 标准门阵列中一般要用21 个与非门实现,于是1 个LUT＋1 个FF 等效于21 个门。对ESB S5Bl;T!i9wGuest（BRAM）,由于用标准门阵列实EDA中国门户网站* )V5aMC jfc 现1bit 的RAM 时一般需要4 个门,因此ESB/BARM 做RAM 使用时,1bit 等效4 个门, ''v''z%VWh H AV$dGuest对Altera FPGA 中一个2048bit 的ESB,等效门数为8K。光靠这些数据还不能比较准确地计 [)hy laKSGuest算出FPGA 的等效门数。因为这只是一种简单情况,实际情况要复杂很多。例如,如果实现 1yl]L)A IHm.OGuest的是带寄存器输出地2 输入XOR,FPGA 也要用1 个LUT＋FF,而标准门阵列只需要8 个EDA中国门户网站+v H;K-@)g NAND,于是1 个LUT+1 个FF 只等效于8 个门。同时特定功能的实现,在不同的标准门阵 /SC''lv+Fa FGuest列系列中需要的门数也不一样,因此等效门的计算只能是个大概的数值。也就是说对于某一EDA中国门户网站%de@J\] Zr!ui 具体型号FPGA 的门数估计,与FPGA 资源的用途有密切关系。LUT 用于实现2 输入XOREDA中国门户网站+A qSSN7E 和4 输入XOR 等效门数不一样（分别为1 和13）;FF 不带异步清零、复位、时钟使能和带EDA中国门户网站 R{4~k }s Y { j 这些端口的等效门数不同（分别为8 和13）;ESB（BRAM）做RAM 使用时,1bit 等效4 个EDA中国门户网站({2l Y#~L8H1cloo$D 门,1 个2048bit 的BRAM 等效8K 门,但是做查找表使用时可能只相当于不到200 门。因此 &wD7MX8u:m1b"ylGuest估计FPGA 的等效门数需要做更细致的分析。 6L1i_ x h8v3UGuest图1 显示了EP20K 系列的等效门数等参数 fxj5YQAh&R9qGuestFeature EP20K1000EEDA中国门户网站*UQ%ib+I@R Typical Gates 1,000,000EDA中国门户网站GK G }pO Maximum System Gate 1,770,000EDA中国门户网站6[X#pn2B"Qf+@m ` B Logic Elements 38,400EDA中国门户网站#T)Kc.}7Me)pdbi Embedded System Blocks 160 AX2b)IU4];oGuestMaximum RAM Bits 327,680 r1{u8[-N(_p/a5}9anPGuestMaximum Macrocells 2,560 JT2}3X(m%Q9kGuestMaximum I/O Pins 716 L Ke5JI.w''_Guest图1 EP20K 系列的等效门数EDA中国门户网站Yp%H1HG''}7s 下面以EP20K1000E 为例详细说明FPGA 等效门数的估计方法。EDA中国门户网站_''{ @il5_5E1N 1．计算逻辑阵列的等效门数EDA中国门户网站,C#e%b G"A:]&[ 估算EP20K1000E 的门数时,把FPGA 特定资源和LCA300K 标准逻辑阵列的门数（LSI 8H3O e O!y&^-X&O~YGuestLCA300K Data Book）比较,可以对FPGA 等效门做出估计。FPGA 一个LUT＋FF 等效门数EDA中国门户网站5C6leLY+^S 计算如图2 所示EDA中国门户网站8S7~l* p,D Implementations APEX 20K LUT LSI ,{O*l xzFw"uGGuestGates APEX 20K Register LSIEDA中国门户网站_L { sG;Z4Q Gates TotalEDA中国门户网站5G&~ lR:Fk Simple LCA300KEDA中国门户网站F^Q!_''h;b0x function Two input AND gate 1 D-Type Flipflop 7 8 9Af6A T]0pi ]GuestComplexEDA中国门户网站tv;rMb LCA300K function Four XOR gate 13EDA中国门户网站2i u{pg0[H 9e D-Type Flipflop withEDA中国门户网站4U@ G5`d)dyl clear, present and clockEDA中国门户网站q?$d6D n2M enable signal ,z*F0F0B{5~Guest8 21 :m Hm#CIGuest图2 一个LUT＋FF 等效门数 )i NYz V/g,pGuest即LUT＋FF 等效于8～21 个门,上限和下限分别由实现简单函数、复杂函数分别界定。EDA中国门户网站;}%C!y+}4p h APEX20K 的等效门数也可以根据经验数据获得,把超过100 个针对4 输入LUT 的设计用EDA中国门户网站*Zj.Kq n(m FPGA 实现,同时用LCA300K gate arrays 和Design Compiler 实现,比较相同的设计FPGA 所 `)im4b bA*`Guest用的LE 数目和LCA300K 所用的门数可知,每个LE 相当于12 个门。EP20K1000E 有38400EDA中国门户网站;y9Z9EkK g&I3e5T 个LE,于是相当于46 万门。EDA中国门户网站CDT1XK2t8bv 2．计算ESB 的等效门数EDA中国门户网站0T\1Je5x:L(Wly RAM 中一个bit 所需要的门数与RAM 的体系结构、工艺、厂商等有关,一般而言,1bit 1Xk F y!l''\6^ vGuest相当于4 个门,Altera 也采用这个标准,这样可以方便地估计ESB 等效门数。 4z ^ uZT5dLyGuest计算ESB 等效门数也可以采用和LSI LCA300K 比较的方法,即通过与实现相同容量RAM 在EDA中国门户网站5ZQ nY%D8q K;l LCA300K 所用的门数相比较,从而得到ESB 的每一bit 相当于多少门,从而计算出ESB 的EDA中国门户网站4F} ZK9s:{:U!r7b3\N$v 等效门数,参考图3。 -_*c3a5G_1z/]GuestMemory Function Gates Gates per BitEDA中国门户网站i k zen#W/o 128×8 single-port SRAM 4,620 4.5EDA中国门户网站 Y~ V)? W.Au7Y 128×16 single-port SRAM 7,980 3.9 )H.tzH)PV%rR R{Guest128×32 single-port SRAM 14,700 3.6EDA中国门户网站Mfe*^q/v{#n 128×16 dual-port SRAM 8,300 4.1 @-K CR XN \ _{#]EGuest128×32 dual-port SRAM 14,910 63.6 %xW `.v,n-B8ZGuest图3 ESB 的等效门数 :t W0h B-G rGuest从上表可见,4gates/bit 是一个比较合适的估计,于是EP20K1000E 的ESB 等效门数为EDA中国门户网站 AZ3?fM8cQ2C;Yo 160 ESBs X 2,048 bits per ESB X 4 gates per bit = 1,310,720 gates,即约为130 万门。 d"Z;nKI;T) y uvGuest总而言之,对EP20K1000E,LUT+FF 等效门数约为46 万（经验数值）,ESB 全用作RAM 时 eeR~t8Y eGuest等效门数约为130 万,所以最大系统门数为170 万。 W4F!X9}&a PGuest结论： .g%u2?m`0R t(RGuestFPGA 等效门数估计方法可以是把FPGA 资源基本单元（如LUT+FF,ESB）和实现相同 rv{:y6P ij bGuest功能的标准门阵列相比得到FPGA 基本单元等效的门数,然后乘以单元的个数得到整个FPGAEDA中国门户网站t\ { _8s,~)n+P 等效门数。也可以是实现很多设计,和用标准门阵列相比,从中统计出等效门数。EDA中国门户网站$T"bK}1n FPGA 的等效门数估计一般分为LUT+FF 和ESB（BRAM）两部分,LUT＋FF 等效于8～EDA中国门户网站f,X C-~w3s 21 个门,典型值为12;ESB 做RAM 使用时,一般相当于4 门/bit,此时估计出的门数最多, R_T6T*iS!E 5qGuest如果ESB 做乘积项/LUT 则等效门数大大减小,例如对EP20K1000E,前者为130 万,后者为 _qS5A3pGuest2 万。 |
|
|
|
 欢迎进入老古论坛进行讨论
[EDA/IC设计] 相关文章:  Xilinx FPGA全局时钟和第二全局时钟资源的使用方法简介:
目前，大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计，对时钟的周期、占空比、延时和抖动提出了更高的要求。为了满足同步时序设计的要求，一般在FPGA设计中采用全局时钟资源驱动设计的主时钟，以达到最低的时钟抖动和延迟。 FPGA全局时钟资源一般使用全铜层工艺实现，并设计了专用时钟缓冲与驱动结构，从而使全局时钟到达芯片内部的所有可配置单元(CLB)、I/O单元(IOB)和选择性块RAM(Block Select RAM)的时延和抖动都为最小。为了适应复杂设计的需要，Xilinx的FPGA中集成的专用时钟资源与数字延迟锁相环(DLL)的数目不断增加，最新的Virtex II器件最多可...... 用HDLScore做覆盖率分析VHDL实例
用VHDL/VerilogHD语言开发PLD/FPGA的完整流程VHDL实例
格雷码计数器的设计思路VHDL实例
介绍状态机的一种书写方式VHDL实例
代码规范－状态机编码选择依据VHDL实例
8*8位的fifo数据缓冲器的vhdl源程序VHDL实例
半整数分频的VHDL程序VHDL实例
[转载]透视 FPGA 的安全性
[转载]FPGA器件在嵌入式系统中的配置方式的探讨 |
|
|
|
下一个:
上一个: