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第2554篇:学写 Testbench --- 结构篇VHDL实例 |
| 发布时间:2006年7月27日 点击次数:2657 |
| 来源: 作者: |
testbench.v: adder adder(.a(a), driver driver(); `include "task.v"包含task.v文件 #MAX $finish; `undef MAX由于宏是全局的,防止有冲突发生,最后要undef endmodule模块结束 |
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[EDA/IC设计] 相关文章: 和可靠性有关的几个概念简介: 建立时间和保持时间 图 1 建立时间(setup time)是指在触发器的时钟信号上升沿到来以前,数据稳定不变的时间,如果建立时间不够,数据将不能在这个时钟上升沿被打入触发器;保持时间(hold time)是指在触发器的时钟信号上升沿到来以后,数据稳定不变的时间, 如果保持时间不够,数据同样不能被打入触发器。 如图 1 。 数据稳定传输必须满足建立和保持时间的要求,当然 在一些情况下, 建立时间和保持时间 ...... FPGA中的冒险现象 关于时钟的讨论---3 关于时钟的讨论---2 提高同步系统的运行速度 |
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