芯片尺寸的减小导致了在不采用附加的加固层的情况下,在键合区下增加了有源电路的设置。这种结构叫做焊盘下电路结构（CUP）,它和多层铜和低k介质一起,给电子缺陷定位和物理失效分析（FA）带来了额外的挑战。在这种情况下,采用反应离子刻蚀（RIE）、平行抛光、CMP、湿法化学刻蚀、聚焦离子束（FIB）和SEM技术的背面FA比前面的FA更容易完成。本文将论述Agere Systems 公司所研究的5种案例,他们采用的不同的方法有效解决案例中所产生的可靠性问题。
　　CMP和热退火在晶圆制作中出现了明显的应变能量。此应变能量在封装工艺中会剧增,这些工艺包括晶圆切割、线键合、倒装芯片管芯的连接、器件的外壳注塑和倒装芯片的底层填充。在可靠性应力测试中混合的应变能量能引起分层或断裂。
　　在CUP设计中,因为金球位于键合区顶部,会妨碍热量和光从缺陷位置发射出来,所以背面缺陷定位更可行。而且,用于去除金球的传统湿法化学方法将刻蚀铜的互连和势垒。金球的平行抛光能引起裂纹和分层。采用RIE的铜和低k材料的芯片去层工艺须经权衡,以优化刻蚀的选择性,并防止RIE毛刺和表面粗糙。