纳米晶体管正变得越来越普及，在这样的前景之下，相关器件制造业者为保证工艺控制，必须实行的统计显著性（statistical significance）测量的产业，似乎还有欠缺。
　　如果工艺工程师需要在某个die控制CD的地方考虑做一个局部测量，他真正想要的是可测量的正态分布曲线的平均数和分布，例如平均值和曲线的宽度。如果平均值理想，但是曲线分布却非常宽，结果显示描述线宽的有用数据非常少。但如果测量只是提供一个平均值，就不会出现这样的结果。如果这次测量只有一种分布，一个值，那么数据就更少了。
　　面对更加小的特征尺寸时，如果器件制造者以同样严格的要求来对待的话，那么他们必须同时考虑在同一水平横过die和晶圆，并且对测量是否能对他们想要控制的因素提供足够的统计显著性做出判断。
　　为了得到这样的结果，对测量提出了更多的要求，使测量从位置线转移到实际的die。我们必须考虑测量能给我们什么？它能给我们平均值吗？如果能，那它是工艺控制所要求的吗？从晶圆各处得到的值是否足以判断整个晶圆的变化？当我们转向尺寸不断变小的器件的时候，必须得到控制的物理测量和电学特性之间的差异会越来越大。正如测试需要设计一样，我们也必须考虑测量的设计。
　　制造商对诸如短沟道晶体管等先进器件方面的经验少之又少。他们也了解短沟道晶体管和长沟道晶体管之间有一定的差别，但他们不知道的是在工艺控制中什么该是需要控制的。这主要源于从事先进器件生产工作的工程师和从事设计、生产量测平台的工作人员之间缺乏沟通。我们需要标准和测量工具来完成这项任务。

　　双栅结构晶体管，finFET（鳍式场效晶体管）正在进入生产线。为了控制finFET边墙上介电层的厚度，现今，制造商着眼于一种垂直测量平面，而不是水平测量平面。它同沟槽所面临的复杂性相同，因为沟槽同样需要控制边墙厚度，实际测量的地方仅仅在底部平坦的区域。因而，对于边墙，水平特征控制能发挥的空间越来越小。目前，虽然关于这种特征的制作，它的工作区域仍然存在，但谁也不知道边墙的容忍度随着电介质层厚度趋向无穷小时将会产生什么样的情况。
　　在晶圆工艺过程中进行的测试和测量必须转移到die与die之间可测试的区域，或者在die 上某一特定的小区域，这些区域能使电性能测试能快速的进行，并且可以提供必要的信息。在晶圆完成所有工艺之前，人们从不倾向于对晶圆做电性测试。于是，在晶圆上安置一个接触点就变得情有可原了，因为测量不仅会牺牲掉进行测量的die，同时也增加了产量方面的问题。目前的测试设备还不能胜任此项工作，其他的手段，如纳米探针，它可能需要找到将要进行电性能测试的区域，这种测试必须达到一个目标，即无污染，无破坏。
　　关于器件的形成较好的理解将取决于哪些测量必须进行，才能够控制误差？通过处理这些信息来决定需要何种测量工具和工艺控制， 导致了AEC/APC增加，AEC/APC是一种智能的软件系统，它能从物理的测量结果中获取数据，跟踪工艺过程并维护它，在必要的时候中断测量，来确保芯片电学特性结果良好。
　　这需要OEM（原始设备供应商）和学术机构之间更紧密的合作，特别是那些正在进行纳米晶体管实验的研究人员。为了了解制造误差对晶体管及整个芯片的特性产生什么样的影响，需要进行模拟和建模模拟方面的工作。这将引发一个课题，来阐明除了现今晶体管需要控制的参数以外，其他还需要控制的参数。