摘要 MPC8xx系列微处理器是基于PowerPC体系结构的嵌入式处理器，基于此类处理器的嵌入式系统设计将会涉及到许多特殊问题，复位电路设计就是其中之一。本文根据MPC8xx系列处理器复位模块的结构与特性，介绍基于MPC8xx系列处理器的嵌入式系统复位电路设计方法，并且给出实用电路。

关键词 嵌入式处理器 PowerPC PowerQICC MPC8xx 复位电路

Motorola公司的PowerPC嵌入式处理器在全球通信处理器市场上处于无可争议的地位（占据70%以上的市场份额），这主要应当归功于PowerQUICC系列的PowerPC嵌入式处理器芯片，即MPC8xx系列处理器（包括MPC850、MPC855、MPC860、MPC823等）。MPC8xx系列嵌入式处理器复位模块的结构和特性与其他类型的嵌入式处理器有较大差异，与微控制器（MCU）和数字信号处理器（DSP）差别更大。正确了解和理解其结构和特点，对于其外部的复位电路设计是非常重要的。因此，首先介绍复位模块的功能框图和复位引脚，然后在此基础上说明复位电路的设计方法和实用电路。
1MPC8xx系列处理器复位模块
MPC8xx系列处理器复位模块，内置有复位控制器和硬件复位配置控制器。复位控制器功能是确定复位原因、同步复位模块（若有必要的话），并且复位相应片内的逻辑模块（包括PowerPC嵌入式处理器模块、系统接口单元模块和通信处理器模块等），其内含有记录和决定复位原因的32位复位状态寄存器（RSR，Reset Status Register）。硬件复位配置控制器内含有配置处理器仲裁方式、中断表位置、引导存储器区地址位置和端口大小、测试和调试端口引脚和外部总线分频系数的硬件复位配置字（HRCW，Hard Reset Configuration Word）。MPC8xx处理器的复位模块功能框图如图1所示。
MPC8xx系列处理器有下列几种类型复位源：上电复位、外部硬复位、内部硬复位（包括锁相环失锁复位、软件看门狗复位、检错停机复位和调试端口硬复位）、JTAG复位、外部软件复位和内部软件复位（包括调试端口软复位和JTAG软复位）。所有这些复位源都被引入到复位控制器，并且根据不同的复位源产生不同的复位动作（如图1所示），同时复位状态寄存器记录下最后一个引起复位的复位源。在这些复位源中，上电复位信号（PORESET）是系统启动初始化复位信号，全面而系统地复位处理器内的所有逻辑单元与模块，并且向外部提供HRESET和SRESET;外部硬件复位信号（HRESET）将初始化内部逻辑，以及存储器控制器、系统保护逻辑单元、中断控制器和并行I/O引脚信号的配置，并且由内部硬件复位源而导致的硬件复位还将向外部提供HRESET信号，同时当HRESET有效时，SRESET也一定有效;外部软件复位（SRESET）也将初始化内部逻辑，但保留系统的配置信息（包括系统接口单元引脚配置、并行I/O配置和存储器控制器配置等），并且由内部软件复位源而导致的软件复位还将向外部提供SRESET信号，因此SRESET引脚信号也是双向的。此外，当调试端口从开发工具接收到一个硬复位或软复位请求时，MPC8xx处理器将启动内部硬复位或软复位流程，在复位之后开发工具必须重新配置调试端口。MPC8xx系列处理器的复位引脚描述如表1所列。正确理解上述复位信号的含义，是进行外部复位电路设计的关键。
MPC8xx系列处理器复位模块另一个特点是其内置有一个配置系统硬件结构的复位配置控制器。当一个硬件复位事件出现时，MPC8xx处理器将重新配置硬件系统和开发端口。硬件复位配置控制器内置的硬件复位配置字（如图1所示）位逻辑值将决定处理器的初始操作模式。当复位配置引脚信号（RSTCONF）和HRESET信号有效（低电平）时，采样外部数据总线上信号获得此配置字的数值;当复位配置引脚信号（RSTCONF）无效（高电平）和HRESET信号有效（低电平）时，设置此配置字数值为缺省值（x’00000000）。
2MPC8xx系列处理器复位电路设计
MPC8xx系列处理器与复位模块有关的复位引脚有：上电复位引脚（PORESET）、硬复位引脚（HRESET）、软复图1MPC8xx系列处理器复位模块功能框图表1MPC8xx系列处理器复位引脚及信号描述
引脚信号〖〗信号类型〖〗信号描述PORESET〖〗输入〖〗上电复位：低电平有效。当此引脚有效（必须最小保持3 ms）时，使MPC8xx处理器进入上复位状态，一直到内部PLL进入锁定状态、系统时钟有效和引脚无效时才退出复位状态。当PORESET引脚有效时，MPC8xx处理器进入上电复位状态，采样时钟模式（MODCLK）位，设置PLL倍频系数、PITRTCLK和TMBCLK时钟源为缺省值，并且通过内核使HRESET和SRESET有效HRESET〖〗双向
开漏〖〗硬件复位：双向开集电极低电平有效引脚。当外部的HRESET有效时，内核开始驱动HRESET和SRESET时间为512 周期。512周期之后，内核采样数据总线引脚上数据，置硬件复位配置字，并且停止驱动HRESET和SRESET引脚。外部上拉电阻把HRESET和SRESET引脚拉成高电平。此两个复位引脚无效之后16周期，检测外部（硬件/软件）复位是否出现SRESET〖〗双向
开漏〖〗软件复位：双向开集电极低电平有效引脚。当外部的SRESET有效时，内核开始驱动SRESET时间为512周期。512周期之后，内核采样从DSDI和DSCK引脚上调试端口配置，并且停止驱动SRESET引脚。外部上拉电阻把此引脚拉成高电平。此引脚无效之后16周期，检测外部（硬件/软件）复位是否出现TRST〖〗输入〖〗测试复位：低电平有效。此输入信号是JTAG接口上TAP器的异步复位信号RSTCONF〖〗输入〖〗复位配置：在HRESET信号有效期间，MPC8xx处理器采样此输入信号。若其有效（低电平），则采样来自数据总线上的数据，置硬件复位配置字;若其无效（高电平），采用缺省配置模式D［０∶31］〖〗输入〖〗数据总线：在HRESET复位期间，其为输入。在HRESET有效期间。若RSTCONF引脚有效，则采样数据总线上的数据，置复位模块中的硬件复位配置字：若RSTCONF引脚无效时，置硬件复位配置字为缺省值
位引脚（SRESET）、测试端口复位引脚（TRST）、复位配置引脚（RSTCONF）和数据总线引脚（D\[0∶31\]），这些外部引脚的描述如表1所列。MPC8xx系列处理器复位电路设计的典型范例如图2所示，下面介绍此电路设计方法。
（1） 上电复位电路设计
在嵌入式系统中，上电复位电路是保证系统正常运行的基本电路。在基于MPC8xx系列处理器的嵌入式系统设计中，需要保证处理器的PORESET引脚低电平有效时间至少3 ms，并可以采用常用的嵌入式系统复位电路。在图2中，采用了Seiko公司内置有延时电路的高精度电压检测器的S809系列器件中的S80922CNMP（STO235封装）作为上电复位电路的主器件。当电源电压低于2.2 V±2.0%时，其输出为低电平;当电源电压超过此值时，其输出延时td（ms）=延时系数×Cd（nF）之后才变为高电平。当VOUT引脚为开漏输出时，延时系数 = 4.3（最小）/5.7（典型）/7.2（最大）。若在Cdly引脚上连接的电容Cd = 29nF，则此电路输出低电平脉冲的宽度为167 ms~280 ms，因此符合PORESET引脚信号的设计要求。有关S809系列器件的详细信息见文献\[1\]。
此外，在具有下电低功耗模式的嵌入式系统中，当保持电源有效（KAPWR，KeepAlive Power）引脚上的电压失败时，必须使PORESET引脚信号有效。因此，图2中S809器件的输入VIN引脚要连接到保持电源有效（KAPWR）引脚，并且把其输出VOUT引脚通过上拉电阻R1接到KAPOWR引脚。这样可以保证KAPWR供电失败时，保证PORESET处于有效低电平。由于S809器件是一个极低功耗器件，其典型的工作电流为1.2 μA，最大的工作电流也只有3.0 μA，因此可以极大地延长在系统失电情况下的电池寿命。
（2） 外部硬件复位电路设计
硬件复位（HRESET）引脚是MPC8xx系列处理器的一个非常独特的、重要的双向低电平有效的复位功能引脚。图2MPC8xx系列处理器复位电路设计的典型范例因此，在基于MPC8xx系列处理器的嵌入式系统设计中，要重视此电路设计。在图2中，采用Dallas公司带有按钮输入的双电源上电复位器件——DS1834A。此器件特点如下：① 双上电复位电源输入（3.3VIN和5VIN）和双复位信号输出（3.3VRST和5VRST）;② 3.3VIN转换点电压为2.8~2.97V（TOL=GND），当其低于此值时，3.3VRST输出低电平，并且当其超过此值时，33VRST输出延迟在200 ms~500 ms之后才变成高电平;③ 5IN转换点电压为4.5~4.75V（TOL=GND），当其低于此值时，5VRST输出低电平，并且当其超过此值时，5VRST输出延迟在200~500 ms之后才变成高电平;④ 按钮复位输入，可以直接连一个接地按钮;⑤ 双复位输出都为开极集，需要外接上拉电阻。因此，以DS1834A作为硬件复位电路的主器件，不仅可以为MPC8xx嵌入式处理器提供外部硬件复位信号，而且还可以为系统中的5V电路系统提供复位信号。有关DS1834A详细信息请见文献\[2\]。
（3） 外部软件复位电路设计
软件复位（SRESET）引脚也是MPC8xx系列处理器的一个非常独特的、重要的双向低电平有效复位功能引脚，其主要用于初始化调试端口配置、通信处理器模块（CPM）和PowerPC嵌入式模块等。由于其为一个开极电集双向引脚，因此通常是通过一个上拉电阻连接到与开发工具接口的端口，如图2所示。
（4） 测试复位电路设计
测试复位（TRST）是MPC8xx系列处理器JTAG接口上TAP状态机的异步复位输入信号。若不使用JTAG接口时，则可以直接把其连接到地;若使用接口时，可通过一个二极管连接到上电复位（PORESET）上，如图2所示。特别注意的一点是，不能把此引脚与硬件复位（HRESET）引脚连接。这是因为，在上电时若TRST与HRESET引脚连接，由于JTAG逻辑还没有被初始化，其将阻止PORESET信号传送到芯片内，从而将阻止HRESET有效，这样就导致JTAG逻辑和整个芯片不能被初始化。

3MPC8xx系列处理器硬件复位电路设计
MPC8xx系列处理器使用硬件复位来配置系统硬件结构体系。这是一种非常特别的复位特性，其配置的内容有处理器仲裁总线方式（内部/外部）、初始中断基地址（决定中断向量表的位置）、系统引导方式（复位后关闭/打开存储器控制器）、引导存储器的端口大小（32/16/8）、内部存储器基地址（0x00000000、0x00F00000、0xFF000000和0xFFF00000）、调试引脚复用配置、调试端口引脚复用配置和外部总线分频系数（全速/半速总线）。因此，复位配置直接决定MPC8xx系列嵌入式处理器应用系统的硬件结构。MPC8xx处理器采用硬件复位配置字方式来决定系统复位后硬件系统的结构，可提高嵌入式处理器多用途性能。显然，其通过在系统复位时（即软件还没有得到控制权之前）从外部数据总线上读入系统的不同的硬件配置值，可以构成不同应用所需要的硬件系统体系结构，从而增加处理器应用的灵活性和多用途的问题。
MPC8xx处理器通过外部硬件配置引脚（RSTCONF）输入电平逻辑值来决定上电复位（PORESET）和硬件复位（HRESET）时的处理器硬件配置方式，因此其有2种类型的配置模式，即缺省配置模式（RSTCONF=1）和数据总线输入配置模式（RSTCONF=0）。
在缺省配置模式中，复位模块内部的硬件复位配置字被设置为D\[0:31\]=x’00000000，由MPC8xx内部数据总线的下拉电阻来配置此缺省值，因此在处理器的外部总线上无需设计任何复位配置电路。这种配置模式的复位配置电路简单（即只需要把RSTCONF引脚接到高电平即可），当以MPC8xx处理器为系统主器件时，通常采用这种配置模式。在此配置模式下，处理器配置为内部总线仲裁方式，决定中断向量表位置的MSR\[IP\]为0，复位之后打开存储器控制器控制的引导程序区，并且可以访问其控制的所有外部存储器，引导存储器端口大小为32位;调试引脚和调试端口引脚复位配置为缺省模式，系统接口单元（SIU）所提供的外部总线为全速总线，并且CLKOUT时钟信号输出即为系统时钟信号。
在数据总线输入配置模式中，在外部数据总线上需要挂接一套硬件复位配置电路，典型的配置电路设计如图2所示。通过SW1、SW2、SW3和SW4四个双列直插的拨码开关来选择在硬件复位时处理器内部硬件复位配置字的设定值，以便决定嵌入式系统在上电复位后的硬件系统结构。因此，设计者应认真根据硬件复位配置字各字段的含义和设计的需要，确定4个拨码开关的位置。这种配置模式虽然电路结构复杂，但其适应性好，既可以用于以MPC8xx处理器为主器件的系统，也可以用于把MPC8xx处理器作为从器件的系统。
4MPC8xx系列处理器复位电路设计注意事项
在嵌入式系统设计中，通常复位电路设计是一种重要而简单的设计工作。但是，在基于MPC8xx系列处理器的嵌入式系统设计中，由于处理器内置复位模块的复杂性，因此其外部的复位电路设计也是一种复杂而重要的设计工作，设计者决不能轻视。在进行MPC8xx处理器复位电路设计时需要注意如下几个问题。
① 要正确理解上电复位（PORESET）、硬件复位（HRESET）、软件复位（SRESET）和测试复位（TRST）的功能及其之间的区别，并且注意HRESET和SRESET复位信号是双向开集电极引脚。当由外部输入复位信号时，其为输入;当由于内部原因导致复位时，其同时向外部提供复位输出。这一点与其它类型的嵌入式处理器复位特性有较大区别。
② 当上电复位（PORESET）有效时，不仅可以产生处理器内部硬复位和软复位，而且输出HRESET和SRESET复位信号。当硬件复位时，不仅可以产生处理器内部硬复位和软复位，而且也可以输出HRESET和SRESET复位信号。但是，软件复位只能产生处理器内部的软复位，并且只输出SRESET复位信号。
③ 在进行具有下电模式的低功耗嵌入式系统复位电路设计时，由于要求上电复位电路的供电来自带有电池的保持电源有效（KAPWR）电路，因此在设计时应尽量选择低功耗器件（如图2中的S809）作为复位电路的主器件。
④ 在具有3.3 V和5.0 V供电系统的嵌入式系统设计中，应尽量选择具有这2种供电类型复位输出的集成电路器件（如DS1834等），这样可以保证在同一嵌入式系统中两种供电类型的电路能够同步复位。此外，应当尽量保证外部硬件复位（HRESET）有效信号在上电复位（PORESET）有效信号3 ms（最小）后出现，以便使系统复位符合处理器所要求的复位时序。
⑤ 软件复位和测试复位电路设计非常简单，但是需要注意测试复位（TRST）信号的设计问题。
⑥ 由于硬件复位配置直接影响系统运行方式，因此要特别注意配置复位电路的设计问题，本文所介绍的硬件复位配置电路的设计方法可供设计者借鉴。
参考文献
1Seiko Instruments Inc. Builtin Delay Circuit HighPrecision Voltage Detector S809 Series. Rev.1.2
2Dallas Semiconductor. DS1834/A/D Dual EconoReset with Pushbutton. www.dalsemi.com
3漆昭铃. 基于PowerPC的嵌入式Linux. 北京: 北京航空航天大学出版社, 2004
4Motorola Inc. PowerPC MPC823e Reference Manual. Motorola Inc, 2000