摘要 应用扩频技术可在一个充满噪声和干扰的环境下，无差错、保密地进行信息传输。直接序列扩频/跳频混合扩频（FH/DS）通信系统将直接序列扩频技术和跳频技术结合，是富有生命力的抗干扰通信系统。本文设计混合扩频通信的系统方案;根据软件无线电的体系结构，采用创新的DSP+FPGA架构作为硬件平台系统，可实现在恶劣电磁干扰环境中高速数据的传输。

关键词 混合扩频 FPGA DSP 软件无线电 硬件平台

1混合扩频数据通信电台设计过程中应该
考虑的一些问题（1） 跳频速率的选择
在对跳频速率进行选择前，首先应明确电台最终的工作频段。因为在不同频段内工作的电台，对跳速的限制因素是不同的。对于短波跳频电台，跳频速率的提高受到多方面的限制：除了邻道干扰、跳频同步实现等技术难题和成本诸多因素外，一个重要的限制因素就是由于短波频率范围窄，天线的阻抗变化大，不易采用较宽频率范围内的宽带调谐技术，限制了其跳频速率的提高。目前，实用的短波电台的跳速多在20跳/s以下。
对于超短波电台，跳频速率的选择也是一个有争议的问题。一方面，从理论而言，跳频速率越高，抗跟踪式干扰的能力也就越强，对该电台定位的困难性也就越大。但是，跳频速率过高存在许多技术问题：①接收频率改变时，接收机中频滤波器会产生瞬时扰动，使电磁兼容性能严重下降，且这种扰动需较长时间才能得到衰减;②需要一定的时间来控制发射机功率输出和功率截止所产生的过渡过程，从而减少了信息传输的时间;③随着跳频速率的增加，会引起发射机带宽增加;④给频率合成器的频率切换带来困难，使频率合成器的设计困难，屏蔽复杂，成本上升;⑤快速跳频传输信号，形成高速突发脉冲，这样信息分布在甚高频段，犹如一宽带干扰机会造成对邻道的干扰，因此必须采用较宽的信道间隔以防对邻道的干扰;⑥每次快速跳频只能传输少量信息，同步序列不得不分布在许多跳上，难以同步，复杂的同步系统也使再入网同步变得更加复杂。基于这些技术上的困难，目前实用的典型超短波电台的跳频速率设计在100～500跳/s之间。由于目前跟踪式干扰机的响应时间小于几毫秒的数量级，因此数百跳/s的电台还是可以满足抗跟踪式干扰的要求的。已有文献指出，在实际的电台应用环境中，设置跟踪式干扰是非常困难的，同时存在多经效应和多普勒频移。综合多种因素考虑，对于超短波电台，跳频速率超过3000跳/s就没有太大的意义了。
本混合扩频数据通信电台目标是工作在超短波频段，综合考虑目前的技术水平以及上述诸多影响跳频速率的限制因素，最终将跳频速率设计为2560跳/s。一方面保证了技术上的先进性和良好的抗跟踪式干扰的能力;另一方面，尽可能避免因跳速过高而带来的一系列问题，如电磁干扰大、同步复杂等。
（2） 跳频带宽的选择
最初，人们在分析电台性能时，总认为电台跳变频率带宽越宽，其抗干扰能力越强，并且技术水平越高。其实不然。从综合的观点来看，若将电台产生干扰的各种因素累计起来,在某些方面还是具有窄带带宽（如5 MHz）的跳频电台的抗干扰能力大于宽带（如30～80 MHz）的跳频电台。另外，加上考虑电台的其他情况，如中继转发和电台自身引起的干扰等，更能说明宽带跳频电台的不足之处。在本设计中，综合考虑到抗干扰性能和技术实现的难度，将跳频带宽设计在30 MHz以内。
（3） 与常规窄带电台的兼容性问题
目前，电台在信道间隔上均选用25 kHz，是为了能够与已经装备的常规窄带电台以定频的方式实现互通。本电台基于混合扩频技术，是用来进行数据传输的。为了能够传输高速率的数据（在初步的样机中，数据速率暂定为32 kHz），信道带宽没有采用25 kHz，而是选用了64 kHz，即没有考虑与常规的用于话音传输的窄带电台的兼容问题。
（4） 有关技术的实现问题
随着近十几年微电子技术日新月异的发展，出现了一系列新技术，如直接数字频率合成器DDS的完善,实用、现场可编程门阵列FPGA的出现，以及数字信号处理芯片DSP处理速度的极大提高等。在此基础上，无线通信设备的设计越来越倾向于数字化和软件化。在这样的背景条件下，新一代电台的研制可以而且应该尽可能地采用数字技术予以实现，因此本设计中大量采用了数字技术。首先，用DDS作为高速跳频的核心部件——跳频频率合成器，其次所有的基带处理均在数字域中借助数字信号处理技术完成，其中包括调制与解调、信道编译码和同步算法的实现等。采用数字技术，一方面使许多采用传统模拟电路实现所难以逾越的技术难题得到了解决，提高了系统的可靠性;另一方面，使系统的技术升级成为容易的事情。
（5） 进行数据传输的电台所特有的问题
本文所介绍的电台主要是用于传输模拟话音或16 kbps的数字话音，虽然也可用于传输数据，但是为数字话音而指定的允许10%的误码率指标对于计算机数据通信是无法接受的。本设计目标是研制一种主要用于数据通信的电台，所以在设计上需要考虑进行数据通信的一些特殊要求。数据通信要求高可靠性（误码率指标在10-5以下），而对数据的实时性要求不是很高。针对这个特点，要求在调制方式、信道编码以及同步方案的选择上作出相应的考虑。
由于时间以及研究经费等问题，在初步样机设计中，调制方案采用的是简单的QPSK，信道编码采用的是ReedSolomon码+交织，扩频同步采用的是滑动相关法，而跳频同步采用同步字头法。采用这些成熟的技术，保证了样机硬件系统的顺利调试;同时由于采用了数字化和软件化的设计思路，无论是调制、信道编码，还是同步方案都是软件实现的，样机的硬件系统是可编程重构的，这样可以非常方便地对初步样机系统进一步技术升级，以采用更加适合数据通信的调制、信道编码和同步方案，为样机的最终产品化打下基础。
2混合扩频通信系统终端的方案设计
本课题的目标是利用最新的数字技术设计出适合进行计算机数据通信的电台终端。但是由于种种限制，在终端的初步样机系统设计过程中，并没有采用性能优异但实现复杂的方案，而是采用了较为成熟和简单的调制、编码及同步方案，这样能够保证样机硬件系统的顺利调试。由于采用了软件无线电的思路进行样机的设计，为将来系统的技术升级，以采用更优化的调制、信道编码和同步方案来实现最佳的系统性能提供了一个通用的硬件平台。
2.1混合扩频电台的设计参数
样机的系统设计参数如表1所列。系统的信息数据传输速率为32 kbps，采用RS（31，15）码作为前向纠错码;跳频速率选用2560跳/s，直扩伪码速率选用62.5 kHz，综合考虑了抗跟踪干扰的性能、技术的先进性、实现的难度及电磁干扰的大小;同步方案采用的是同步字头法，这是因为数据分包发送，同步字头法建立时间快，能够提高数据的吞吐量;信道间隔采用62.5 kHz，总共的跳变频率数为256个，所以系统总的带宽为16 MHz;综合考虑DDS的时钟频率及中频滤波器的实现，中频带宽选用10～26 MHz;射频频段初步选为230～246 MHz，属于超短波数据传输频段。由于时间的限制，目前样机的调试仅完成了基带和中频部分，射频部分尚未完成。
2.2混合扩频电台的方案设计
混合扩频电台的发射机和接收机的原理框图分别如图1(a)和图1(b)所示。
图1基于数字技术的混合扩频数据通信系统终端原理框图表1电台初步样机设计参数
信息速率/kbps〖〗32信道编码〖〗RS（31，15）调制方案〖〗QPSK直扩同步〖〗滑动相关法跳频速率/跳·s-1〖〗2560中频频率/MHz〖〗10～26〖〗〖〗信道间隔/kHz〖〗62.5频点数/个〖〗256系统带宽/MHz〖〗16跳频同步〖〗同步字头法直扩伪码速率/kHz〖〗62.5射频频率/MHz〖〗230～246
首先分析数据发送的过程：在混合扩频数据通信系统中，数据是分包传送的，以提高数据的可靠性，并可构成分组数据网。在发射机中，每1500个信息字节经编码后构成3100字节的数据包，经过交织后进入发射机的调制部分。
数据首先和扩频码序列发生器所产生的伪随机码模2加，然后经过QPSK调制产生基带的QPSK扩频调制波形。数据的分包和CRC校验由微处理器完成，RS编码和交织以及QPSK调制均由数字信号处理芯片DSP用软件的方式完成。DSP输出的样点值经过D/A变换后产生模拟的QPSK基带调制波形。
跳频的核心部件是直接数字频率合成器DDS。跳频码序列采用M序列+混沌序列的方式，具体的实现在FPGA中由程序完成。根据跳频码序列查找跳频图案表获得所需产生频率值，并且可算得相应的为产生该频率DDS所需写入的控制字。在DSP产生的控制字控制下，DDS产生跳变的载波（2560 跳/s）与QPSK基带信号混频后，产生扩展了的中频（10～26 MHz）。本地锁相环路产生固定的本地220 MHz载波，与中频信号混频和带通滤波后产生230～240 MHz的射频信号，经过功放后由天线发送出去。
接收机的构成如图1(b)所示。天线端接收到的信号经过带通滤波和低噪放大器LNA放大后，送到混频器中，与本地锁相环路产生的固定的本地220 MHz载波混频，取下边带，得到10 MHz～26 MHz的中频信号。该中频信号与DDS产生的跳变的载波频率相混频，当接收机与发射机实现完全跳频同步时，即接收机中的DDS产生的跳变载波与发射机产生的跳变载波完全相同时，混频器的输出经过低通滤波器后就可得到去跳后的基带扩频信号。经过A/D变换器转换为数字信号，由DSP进行处理。DSP完成QPSK解调、解扩、解交织和RS译码等任务。同步的捕获和跟踪是由FPGA完成的，FPGA通过控制和调整扩频码和跳频码序列产生时钟和相位，从而完成同步的捕获和跟踪任务。
2.3混合扩频电台的硬件方案设计
图2给出了混合扩频电台的硬件设计方案。整个硬件
图2混合扩频电台硬件系统框图系统分为基带子系统、中频子系统和射频子系统。
基带子系统由微处理器系统（包括数据输入输出接口部分）和数字信号处理器系统（包括A/D转换电路、D/A转换电路及波形成形滤波器）组成。微处理器选用Samsung公司的32位单片机S3C44B0，时钟速率为66 MHz。S3C44B0主要控制数据输入输出接口电路，完成与数据终端之间的数据交换。待发送的数据从数据终端设备经数据接口设备输入到S3C44B0中。S3C44B0将数据加上包头，封装成数据包，并对数据包进行CRC校验，将校验位加在包尾，然后将该数据包送给数字信号处理子系统进行调制和发送。在接收时，S3C44B0对数字信号处理子系统解调出来的数据包进行CRC校验，以判别数据包中是否有误码。若数据包正确，则将其中的数据帧通过数据输入输出接口电路送给数据终端设备。由于采用的是数据分组通信，所以需要一些分组通信控制协议。这些协议均由S3C44B0执行。如果考虑到以后的组网通信，则组网通信所需要的通信控制协议也由S3C44B0完成。
数字信号处理子系统包括TI公司的16位定点数字信号处理芯片TMS320VC5402、Xilinx公司的现场可编程门阵列XC2S100和所需的数据及程序存储器以及A/D转换器(AD6640)和D/A转换器(AD9752)。从图2的原理框图可以看出，TMS320VC5402是整个系统的核心处理部分，大部分的信号处理任务均由其完成。TMS320VC5402的指令执行速度为100 MIPS（百万指令数每秒），在每跳的时间间隔内可以完成近4万条指令，足够完成所需要处理的任务。在发送时，TMS320VC5402首先对数据进行RS（31，25）编码，然后对数据进行交织。交织后的数据先和XC2S100产生的扩频码序列进行扩频调制，然后进行QPSK调制，产生QPSK波形的样值点。样值点由D/A转换器和成形低通滤波器产生QPSK的基带模拟波形。XC2S100同时还产生跳频码序列，通过查阅预先存储在存储器中的跳频图案表，获得产生该频率信号所对应的DDS控制字，将该控制字写入DDS中，并对DDS发出频率切换的指令。TMS320VC5402以2560次/s的频率更新DDS的输出频率，这样，在发射机中就产生了2560跳/s的跳变中频载波信号。在接收时，TMS320VC5402的处理过程相反。TMS320VC5402控制DDS在一个定频上等待同步字头，同时XC2S100的程序处于同步捕获过程中。一旦捕获到同步信号，XC2S100便启动跳频码序列发生器，控制DDS产生与发射机同步跳变的中频载波。一旦跳频同步，则解调出去跳后的基带扩频QPSK波形。A/D转换器对基带扩频QPSK波形采样后，样点值送给TMS320VC5402进行处理。TMS320VC5402首先对样点值进行QPSK解调，解调出来的数据根据XC2S100产生的同步扩频码序列进行相关解扩，解扩出来的数据经过去交织后由RS译码程序进行译码。译码后的数据交给S3C44B0微处理器系统进行处理。在数据解调的过程中，XC2S100还执行另外一个重要的进程——同步跟踪。通过监视和分析基带信号，同步跟踪算法获得扩频和跳频码序列发生器产生时钟的微调值，通过微调使序列发生器的相位始终保持在最佳的同步状态。
中频子系统包括直接数字频率合成器DDS、混频器、中频滤波器以及中频自动增益控制AGC电路。DDS是跳频的核心部件。在本设计中，DDS选用AD公司的AD9850，在120 MHz时钟信号的驱动下，可以产生分辨率为0.0291 Hz的0～60 MHz频率范围的信号，其频率切换速率可达23 M次/s，完全能满足本设计对频率合成器的要求。混频器完成产生频率跳变中频信号和去跳功能。在处于发送状态时，QPSK基带扩频信号与DDS产生的跳变的载波信号在混频器中混频后产生跳变的中频信号，经滤波后送入射频电路发送出去。在接收时，从射频电路接收下来的宽带中频信号首先经过中频滤波器和中频AGC电路，以滤除带外噪声和稳定幅度，然后与本地DDS产生的跳变的中频载波信号在混频器中混频，经低通滤波器后可获得去跳后的基带扩频QPSK波形。其中中频AGC采用Motorola公司的MC1350芯片。它是一个带AGC的宽带放大器，AGC的动态范围可达50 dB。
射频子系统由频率合成器、混频器、滤波器以及射频功放、低噪声放大器LNA等构成。其中频率合成器采用固定频率输出的由锁相环路构成的频率合成器。该频率合成器的原理框图如图3所示。
由锁相环路对参考频率fr锁相，产生fo=220 MHz的输出频率作为本振频率。待发送的中频宽带信号（10～26 MHz）与本振频率在混频器中混频后，经过带通滤波器取上边带，得到带宽为16 MHz （230～246MHz）的射频信图3锁相环路构成的频率合成器原理框图号，经过功率放大后进入天线发射出去。从天线接收下来的信号经过滤波后，由低噪声放大器LNA放大，然后在混频器中与本振信号混频，经带通滤波后恢复出10～26 MHz的中频宽带信号。
结语
从整个硬件系统的设计来看，采用了较多的数字设计技术。首先，是直接数字频率合成器DDS的采用，使得整个设计得到了简化，并且提高了性能;同时DDS的高速频率切换的能力，为进一步提高频率跳变速率创造了可靠性。其次，是高速数字信号处理器DSP和现场可编程门阵列FPGA的采用，使得整个基带处理（包括基带调制解调、信道编译码和交织解交织等）以及扩频和跳频码序列的产生、同步的捕获与跟踪等处理过程实现数字化和软件化，这样使得该样机系统成为一个通用的数据通信硬件平台，为系统的进一步升级，以采用性能更佳的调制、信道编码和同步方案创造了良好的条件。
参考文献
1曾兴雯,刘乃安. 通信中的扩展频谱技术\[M\]. 西安:西安电子科技大学出版社,1992
2魏德厚. DS/FH混合抗干扰技术的进展\[J\] . 现代军事通信,1999,7(3)
3夏宇闻. Verilog数字系统设计教程. 北京：北京航空航天大学出版社，2003
王磊：硕士研究生，研究方向为软件无线电系统和安全的网络处理器平台。