很容易呀！_老古论坛

很容易呀！
这个很容易实现呀，只要用两个触发器加上一个与门就可以了。
简单的写：(vhdl不是很熟，描述大概的意思)
signal inter_signal_1 : std_logic;
signal inter_signal_2 : std_logic;

process (clk)
if(clk'event and clk=1) then
inter_signal_1 <= pluse_in;
inter_signal_2 <= inter_signal_1;
end if;

pluse_out <= inter_signal_1 and (not inter_signal_2);

只要改变你的clk的频率，就可以获得你想要的脉冲了！而且只有一个！

发表时间:2004年9月7日10:26:46

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61938.[详细]谢了,但我试了,怎么不工作呀?
摘要:......(无内容)
－ [guest][905次] 2004年9月8日

62142.[详细]你有没有加reset信号，将初始状态都设成0
摘要:我用verilog写： wire PLUSE_OUT; reg INTER_PULSE_1,INTER_PULSE_2; always @&nb......(353字)
－ [jessesung][1057次] 2004年9月10日