jessesung 

 你有没有加reset信号，将初始状态都设成0
我用verilog写：

wire PLUSE_OUT;
reg  INTER_PULSE_1,INTER_PULSE_2;

always @ (negedge SYS_RST_N or posedge SYS_CLK)
if(!SYS_RST_N)
begin
       INTER_PULSE_1  <= 0;
       INTER_PULSE_2  <= 0;
end
else
begin
       INTER_PULSE_1   <=PULSE_IN;
       INTER_PULSE_2   <=INTER_PULSE_1;
end

assign PULSE_OUT = INTER_PULSE_1 && (!INTER_PULSE_2)

发表时间:2004年9月10日10:05:30