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* 85835: [原创]一段cpld的程序不明白，望大家帮忙解释一下！
5460wjh
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[原创]一段cpld的程序不明白，望大家帮忙解释一下！
reg count[31:0]
always @(posedge clock)
count=count+1；
case (count[14:13]) //？
{2`h00:dis_data=4`b0001；
2`h01:dis_data=4`b0010；
2`h02:dis_data=4`b0100；
2`h03:dis_data=4`b0110；
}
这是verilog HDL语言程序希望大侠帮我解释一下第4行的count[14:13]表达的是什么意思?谢谢!
发表时间:2005年11月16日21:28:34
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86025.[详细]就是count这个word的bit13~bit14摘要:就是count这个word的bit13~bit14......(30字)
－ [sixther6][1396次] 2005年11月22日
86059.[详细]我也有一点不明白//摘要:关于CPLD时延的问题 `timescale 10ns/10ns ........ assign #50 clk=~clk； &nbs......(228字)
－ [pbc8272][1530次] 2005年11月23日
86060.[详细]还有一点不明白，望高手赐教//摘要: 还有我买了一本 Verilog HDL语言程序设计与应用 王伟 编著. 书中有介绍wait语句的,但是我在ISE中使用时却提示不支持wait语句, ERRO......(203字)
－ [pbc8272][1350次] 2005年11月23日