导航:
* 86059: [原创]一段cpld的程序不明白，望大家帮忙解释一下！
pbc8272
pbc8272发表的帖子
我也有一点不明白//
关于CPLD时延的问题
`timescale 10ns/10ns
........
assign #50 clk=~clk；
........
为什么综合的时候会提示:WARNING:Xst:916 - lcd1119.v line 49: Delay is ignored for synthesis.
#50的延时究竟与什么有关?请高手赐教//
发表时间:2005年11月23日14:56:14
回复该帖
本主题共有 4 帖，分页：>>>>>该主题的所有内容[4]条
*树形目录 只列出部分跟帖的标题以及简单的摘要信息 该主题的部分跟帖如下:
86060.[详细]还有一点不明白，望高手赐教//摘要: 还有我买了一本 Verilog HDL语言程序设计与应用 王伟 编著. 书中有介绍wait语句的,但是我在ISE中使用时却提示不支持wait语句, ERRO......(203字)
－ [pbc8272][1350次] 2005年11月23日