导航:
* 34730: [求助]请教VHDL高手。谢谢！！！
caicaipp
caicaipp发表的帖子
[求助]请教VHDL高手。谢谢！！！
急啊！！！！！！！！！！！！！！！！
我想做一个计数器，（假设是8位的）
现在有一个信号是 STD_LOGIC 类型的 （是输入量，标号位 u 吧）
一个时钟 clk
目的，当 u 改变时（ 跳变 0－> 1 或者是 1-> 0 ） ——这个我不知道怎么做？
计数器清零
否则，时钟的上升沿，计数器 加 1
请教高手。
谢谢各位。
[/size][/size][/size]
发表时间:2003年6月17日18:20:55
回复该帖
本主题共有 5 帖，分页：>>>>>该主题的所有内容[5]条
*树形目录 只列出部分跟帖的标题以及简单的摘要信息 该主题的部分跟帖如下:
34734.[详细]process(clk,u)variable cnt:integer rang..摘要:process(clk,u) variable cnt:integer range 0 to 7; ----三位二进制整数，可改为八位。 begin......(287字)
－ [weihua_z][1331次] 2003年6月17日
34736.[详细]谢谢你不过这里这个 ....... if u..摘要:谢谢你 不过这里这个 ....... if u'event then --好像编译不能通过的&nbs......(98字)
－ [caicaipp][747次] 2003年6月17日
34761.[详细]定义一个信号UTprocess(clk)variable cnt:integer&nbs..摘要:定义一个信号UT process(clk) variable cnt:integer range 0 to 7; ----三位二进制整数，可改为八位......(336字)
－ [huzimax][848次] 2003年6月17日