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→定义一个信号UT
process(clk)
variab

* 34761: [求助]请教VHDL高手。谢谢!!!

   huzimax 
huzimax发表的帖子 

 
定义一个信号UT
process(clk)
variable cnt:integer range 0 to 7;  ----三位二进制整数,可改为八位。
begin
          if clk'event and clk='1' then
                 ut   <= u;
             if ut = u then
                cnt:=0;
            else
              cnt:=cnt+1;
            end if;
          end if;       
end process;

发表时间:2003年6月17日22:29:05

  
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 *树形目录 只列出部分跟帖的标题以及简单的摘要信息 该主题的部分跟帖如下:

  34766.[详细]if ut/=u then cn..
摘要:if  ut/=u  then   cnt:=0 ;  good  不错 节省了我不少的资源,谢谢 ......(80字)
- [caicaipp][792次] 2003年6月17日

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