这种情况无需用时序逻辑设计，用组合逻辑如下：

这种情况无需用时序逻辑设计，用组合逻辑如下：
library IEEE;
use ieee.std_logic_1164.all;
--use ieee.std_logic_arith.all;

ENTITY rh1 IS
PORT(  key1: IN std_logic;--定义一个输入
       digital8: OUT std_logic_vector(7 downto 0)--8个输出
     );
      END rh1;
ARCHITECTURE xq OF rh1 IS
--signal k :std-logic-vector(7 downto 0);
begin

digital8 <="00000000" when key1='0' else --数码管全亮

"11111111" ; --数码管全灭

end xq;

发表时间:2003年4月23日13:47:02

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26996.[详细]谢谢高手答复，我还有一个疑问：
摘要:一般来说vhdl语言编程都是包含一个或者数个process，如果我把程序编程这样： use ieee.std_logic_1164.all; ENTITY rh1 IS ......(615字)
－ [ruanhan][1824次] 2003年4月23日

27053.[详细]process(X)用于时序电路，一般要有CLK做为时钟
摘要:PROCESS（X）书中言道是检测到X的变化时，执行......(43字)
－ [huzimax][1423次] 2003年4月23日

40913.[详细]我想是这样的：你的代码在语法上是没有问题的。但对于实际的电路，你的代码可以理解成，当KEY出现一个..
摘要:我想是这样的：你的代码在语法上是没有问题的。但对于实际的电路，你的代码可以理解成，当KEY出现一个下降沿时，点亮LED 而下降沿没有了时LED灭了。也就是说LED只是亮一个时刻，没有建立时间，也......(448字)
－ [guest][1036次] 2003年8月26日