ruanhan 

 谢谢高手答复，我还有一个疑问：
一般来说vhdl语言编程都是包含一个或者数个process，
如果我把程序编程这样：
use ieee.std_logic_1164.all;
ENTITY rh1 IS
PORT(  key1: IN std_logic;--定义一个输入
       digital8: OUT std_logic_vector(7 downto 0)--8个输出
     );
      END rh1;
ARCHITECTURE xq OF rh1 IS
begin

process(key1)
begin
digital8   <="00000000" when key1='0' else --数码管全亮

           "11111111" ; --数码管全灭
end process;

end xq;
则编译就会出现错误：sequential signal assignment cannot contain conditional waveforms 这是为什么呢？？？小弟刚开始学，各位大虾可能觉得太容易，
也望高手们耐心指点，小弟感谢万分！！！！

发表时间:2003年4月23日15:25:47