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→0.5ns 试试用门叠加延时
* 13097: 初学者:请问用CPLD或FPGA能否实现0.5ns的延时?
wucang_deng
wucang_deng发表的帖子
0.5ns 试试用门叠加延时
发表时间:2002年10月29日16:14:00
回复该帖
本主题共有
5
帖,分页:
>>>>>该主题的所有内容[5]条
*树形目录 只列出部分跟帖的标题以及简单的摘要信息 该主题的部分跟帖如下:
13135.
[
详细
]请问“门叠加延时”是个什么概念?谢了
摘要:......(无内容)
- [papadog][1202次] 2002年10月30日
[上一篇帖子]:
有可能是仿真器对IO口的设置与2051不符
[下一篇帖子]:
可对单极性输入的ADC,输入端就不能为负。