初创公司Blaze DFM最近开发的技术大大缩小了设计和生产间的差距。据称公司刚刚推出的软件是业内第一个电可制造设计（DFM）的解决方案。由于是为芯片设计者编写的软件，能够分析设计中怎样应用每个晶体管，并允许选择修正CD减少泄漏电流或优化定时及使泄漏的变化更小。在90到65nm的设计中，已证实此方法可减少泄漏功率40%，泄漏变化60%，定时提高可达10%。
Blaze公司的共同创建人之一及市场业务开发部经理Dave Reed说：“通过对三倍电压阈值低泄漏90nm工艺的并排生长硅的比较，用户可以不用任何设计修正就可使大批量的消费产品的平均泄漏功率减少21%以上，泄漏变化减少26%。最终结果是参数成品率以两位数显著的增长。
虽然软件对CD做了相对小的改变—几纳米数量级—影响却是深远的。他解释道：“对于不用于关键线路的晶体管，我们可以采用96nm栅长代替90nm栅长。我们能够安全地做到这点，因为我们知道对定时产生的影响进行分析以后，电路还将满足设计者的定时要求。在电路的其它地方就不能那样做。”事实上，电路设计者的侧重点略低于额定值。“我们的目标将指向88nm，而不是90nm。虽然那还是在允许的工艺范围内，但是我们将更倾向于窄栅长技术。” Reed还解释道：“栅CD上那些微小变化对芯片的定时和功率有着深远的影响。”
如图所示，泄漏与栅长的关系曲线很陡。Reed指出：“我们讨论的每边3nm的移动引起的泄漏以指数形式减少。”相比较而言，延迟恶化是线性的。Reed说 “当我们进行优化时我们能做的是在设计中找到上百万个能对延迟的影响最小、对泄漏的影响最大的地方。” 反之亦然，可能为了提高一点延迟而让泄漏作出很多让步，但是有时对几个关键线路设计者宁愿付出泄漏损失。他说：“你可在数百万个地方获得巨大的泄漏补偿。”总之，不用优化芯片即可精确地工作于同一频率。
Reed说此方法的另一个优势是使泄漏曲线从陡峭变为平缓，这样对生产的变化就不那么敏感了。他说：“你可以看到当你沿着曲线的平滑部分下去时，随着CD的小变化，泄漏变化也较小。从最好状况的工艺到最差的工艺，泄漏在5倍到10倍范围内变化。那是人们非常关心的参数。”Reed说公司预计90nm工艺中栅泄漏减少20-30%，在65nm工艺中减少30-50%。就泄漏的变化而言，Reed说：“我们在90nm里已减少了一半，在65nm里会更好。”
参数良率的提高，当然大大节约了成本，同时可缩短成熟良率的形成时间。“毫不夸张地说，随着盈利能力的提高，每个芯片可值数千万美元。人们引用了这样的数字，良率的一个点值一百万美元—我们不再说增加一个点的良率。我们讨论良率的形成时间大概减少了四分之一。人们花了六个月到一年的时间提高这些大批量芯片的良率。采用减少泄漏功率、提高定时、减少定时和泄漏的变化等方法，我们沿着工艺经验曲线使它们获得巨大飞跃。缩短形成时间和提高成熟良率一起可增加上千万的利益率。”
Blaze DFM公司的CEO,Jacob Jacobsson总结道：“将启动一个针对生产工艺采用新思路的总体设计中心，这是非常重要的。我们正在讨论设计中心的启动。”
来源:半导体国际 作者:Peter Singer，Semiconductor International主编 时间:2006/8/8 0:00:00
