摘要：随着45nm技术的临近，与之对应的一些技术却正被延迟，如用于金属栅的高k介质、和3D结构等。而此工业所赖以生存的，用以增强迁移率和驱动电流的应变工程技术如期而至。在互连方面，技术不断发展，但没有彻底的变革，用于衬垫的ALD薄膜技术也姗姗来迟。
对45nm节点来说，各公司可以不使用FinFET、高k介质和金属栅，也未必需要使用SOI衬底，但有一项技术必不可少，那就是应变工程技术。在目前的晶体管沟道区域中，迁移率增强所带来的性能上的收益十分显著，以至于与其它性能手段相比而言，依靠这项技术来改进芯片性能已受到越来越多的重视。由于氧氮化物/多晶硅栅已达到了其性能极限，工艺和材料的创新是促使晶体管的性能实现45nm及45nm以下技术的有效手段。当然，除了应变硅以外，芯片技术还出现了浅结、低电阻率接触和多层互连等其它显著的变化，但是对于45nm节点来说，还是应变工程最具风头。
最近举行的IEDM会议中，AMD讨论了结合四种应力技术改进NMOS和PMOS驱动电流的方法，这是一种与相同特征尺寸的无应力器件相比，能使芯片的整体速度提高40%的方法(图1)。
本文将讨论用于45nm器件的应变工程的最新进展，高k和金属栅将要克服的障碍，以及多层互连和接触工程的发展。
有效等比缩小
随着栅的长度不断减小，面临的一项挑战是在控制短沟道效应的同时，在合理的漏电流下保持高驱动电流(Ion)。然而，目前行业内，氮氧化物/聚合硅栅达到了等比缩小的极限，由于泄漏、功耗和薄层栅氧化物的隧穿效应，尺寸的进一步缩小并不能促进性能的提高。
在这种情况下，器件生产商把目光转向了其它可用材料(高k/金属栅)、能带工程方法(使用应变层)和其它可用晶体管结构，如双栅和超薄本体SOI。虽然高k/金属栅方面的研究已经取得了很大的进展，但是预计在32nm节点到来之前不会选用栅叠层制造技术。同样地，3D器件，如finFET，对今后的平面CMOS技术的发展也不再举足轻重。目前大多数IC生产商认为，对于所有这些领域中出现的同步技术，应变工程带来的收益最大，适用于可预见的未来技术。表1列出了应变工程和栅叠层技术的发展蓝图。
当然，晶体管的等比缩小给互连带来了负面影响。对于使用多层铜互连的逻辑产品公司来说，可以使用多种方法保证未来几代产品的等比缩小互连性能，如将会讨论的采用薄原子层势垒淀积法(ALD)取代物理汽相淀积(PVC)的方法。
应变硅
应变工程涉及硅晶体的应变技术，用以提高沟道中电荷载流子的迁移率(NMOSFET中的电子和PMOSFET中的空穴)。这种方法的附加收益是可以降低源/漏的串联电阻。压缩应变产生于PMOS晶体管，通常应用外延生长SiGe源/漏与/或在栅上使用一个压缩应变氮化物层。目前研究的重点放在了PMOSFET中，因为通常空穴迁移率比电子迁移率要小三个数量级。NMOS晶体管中使用了拉伸应变氮化物层。已证实这些工艺方法最具生产性和性价比，并已首先应用于90nm节点的生产中。
由于电子通过(100)晶向硅时速度较快，而空穴通过(110)晶向硅(多数衬底的晶向)时速度较快，开发的混合晶向技术(HOT)也可用于增加驱动电流。目前主要由IBM公司从事这项技术的研究，已使本体硅的栅延迟下降了20%。虽然这种工艺受复杂性和成本的制约，工程师们正在简化其工艺，从而提高它的可制造性。
另一种可用的方法是双轴应变或全面应变技术，即采用多种方法使整个晶片产生应变。因为存在缺陷和集成问题(图2)，这种方法在32nm节点之前可能不会用于生产。但是预计这种技术能够在某些方面对工艺方法(主要是单轴)进行补充。
正像前面提到的那样，AMD、IBM以及东芝公司开发了第三代应变硅技术，他们在NMOS中结合了双应变衬垫和应力记忆技术，并在PMOS器件中埋入SiGe。图1是采用SEM得到的器件的截面图。器件采用90nm工艺在部分耗尽SOI上制造而成，并等比缩小到65nm。器件采用新型集成结构，使埋入的SiGe层与栅紧密靠近。在晶体管注入之前完成SiGe的生长。采用多种植入物以及一层经过退火和去除的应力转移膜把拉力应变记忆到NMOS中。Ni进行硅化反应后，淀积压力衬垫，并从NMOS区去除;然后淀积拉力衬垫，并从PMOS区去除。研究者们注意到，为改进应力感应迁移率，电阻和不良表面迁移率极大地限制了驱动电流的增大。通过NiSi工艺优化必须使电阻得以降低，并且压力衬垫和拉力衬垫外形的相互作用也十分重要，容易产生双轴应力。PMOS和NMOS饱合驱动电流分别增大了53%和32%，使生产速度提高了40%。电阻的降低对于全面实现应激物的附加收益十分必要。在不久的将来需要寻找新的方法增大应力感应迁移率。下一代SiGe应力方法将使用更高的Ge含量，并使栅和S/D区域之间的间隔更紧密。
在双应力衬垫和嵌入式SiGe相结合的另一种方法中，东芝和索尼公司的研究者们探索了这些方法的可等比缩小性。他们使用模拟方法检测了致密晶体管外形中X和Y维度的应力。在这种情况下，恰好在电极之间的空隙填满之前，X方向的沟道应力上升到峰值，然后迅速跌落。Y方向的应力随着厚度的增大而增大，恰好在电极之间的空隙填满之后达到峰值。因此，当应力衬垫几乎完全填充致密晶体管之间的空隙时，应力结构达到最佳。在几代器件中，如果栅长为常数，沟道应变随着栅空隙的减小而下降。应力下降是由于随着栅空间的减小，SiGe的总体积下降。然而，由于凹槽深度、侧壁和栅高度的等比缩小补偿了栅长的等比缩小，X和Y的应力在等比缩小后保持不变。对于32nm和22nm节点，假定每一代产品等比缩小70%，东芝和索尼公司对其达到的应力水平进行了模拟。总的来说，为保证性能，32nm和22nm节点的衬垫应力需分别提高11%和35%。
图2的迁移率发展蓝图表明，从45nm代产品开始，将把HOT、全耗尽SOI、新型材料以及多栅FET技术与单轴应力和双轴应力方法相结合。然而，只有最具性价比的技术才会最实用，在低功率应用中尤为如此。
高k介质
在高k介质的开发方面已取得了很大的进展，尤其是HfSiON和HfO2。最大的障碍在于费米能级钉扎问题，容易引起较高的阈值电压、迁移率退化和常规可靠性问题。
我们认为高k介质中费米能级钉扎问题是由栅界面处的Hf-Si键感生的带隙态，或氧空位引起的。最近的研究取得的显著进展是使用氟(F)钝化缺陷位，从而降低界面陷阱密度。可采用离子注入或在氟气中采用退火法把氟引入沟道区。由于整体效应降低了界面电荷密度和电荷的陷获，从而得到了更好的阈值稳定性和CV磁滞现象。在去年的国际电子器件会议(IEDM)中刊登的几篇论文讨论了在这种应用中使用氟的方法。Renesas(瑞萨)的研究者们论证了在90nm节点中，与SiON/多晶硅平台相比，采用HfSiON/多晶硅平台能使SRAM单元晶体管的变化性得到改善。
金属栅
多晶硅栅的全硅化反应(FUSI)，尤其是采用Ni，已成为低功率应用中把金属栅与CMOS器件相集成的极具吸引力的方法。这种方法的优势包括其与主流多晶硅前道工艺和NiSi中带隙功函数的兼容性，以及通过离子注入对功函数进行调谐的可能性。另外，由于硅化反应发生在相对较低的温度下，因而可以在结激活之后进行。
然而，采用FUSI工艺还存在一些挑战，其中包括对所有的部分进行全硅化反应，以及使FUSI对CMOS工艺产生尽量小的影响。但是，可能最值得关注的还是可等比缩小性。如果公司希望向高k/金属栅制作方向转变，也许直接向高k和双功能金属栅改变，要比先向氮氧化物/FUSI(一代人使用的方法)或高k/FUSI过渡，最终再向高k/金属栅转变更可取。
然而许多著名的公司仍在研究FUSI方法。英特尔公司最近宣布，NiSi FUSI工艺和应变硅技术的性能收益得到了极大的提高。研究者们在35nm栅晶体管(Vdd=1.2V, Ioff=100 nA/祄 条件下，NMOS Idsat=1.75 mA/祄, PMOS Idsat=1.06 mA/祄)中实现了前所未有的高驱动电流。英特尔公司的Pushkar Ranade及其同事在他们的论文中阐述了FUSI方法依赖于精确的工艺优化。“值得注意的是，NiSi的不完全形成或过量形成都会引起明显的参数变化，Vt的变化可能被误以为是栅功函数的变化。”通过NMOS 时间相关介质击穿(TDDB) 和PMOS负偏置温度不稳定性(NBTI)测得的FUSI器件的关键问题，即器件的可靠性，可与控制晶圆相媲美。在FUSI工艺中，应分别设定p和n功函数，这与传统的CMOS中一样。虽然可以在硅化反应之前对多晶硅进行掺杂，IMEC公司的研究者们论证了通过使用不同的NiSi状态(用于NMOS的NiSi，用于PMOS的富Ni NiSi)，可获得相应的P/NMOS功函数和阈值电压。可以使用镱(Yb)掺杂对NMOS-FET的功函数进行调谐。由于硅化反应固有的窄线宽效应，这种工艺的关键在于控制所有线宽的Ni:Si厚度的有效比。在进行栅硅化反应之前，采用一种“选择多晶硅回蚀法”可使PMOS器件中Si的厚度下降。要对侧壁衬垫之间的连续硅化反应加以限制。根据IMEC公司的报导，简化的二步硅化工艺可解决富Ni NiSi的体积增大、应力、纤维化和空位等相关工艺成品率问题。
表2概括了高k介质、多晶硅、FUSI和双功函数金属技术的最新进展。如表所示，对于FUSI和双功函数方法来说，功函数调谐和阈值电压控制都存在问题。此外还有可靠性、集成和工具问题，但有些基本物理问题，如不良迁移率和电流密度问题已得到解决。无论如何，双功函数晶体管(N/TiN NMOS和HfSiON/TaCN/TiN PMOS)已通过验证。虽然金属栅，尤其是双功函数方法在32nm之前未必能够使用，但是大多数半导体业内团体确信工程方面的障碍一定能够克服。
互连
在电路中，互连属于无源元件，只能减弱性能不能使之获得收益。随着晶体管的等比缩小，由互连引起的电路性能的退化将影响信号传播延迟、功耗和信号的完整性。
电路的等比缩小必然会使互连层增加，而低k介质的引入使互连性能和可靠性不断接受挑战。通常生产厂家把主要精力放在减小接触电阻、优化铜通孔和线的导电性方面，从而逐步降低金属间介质的介电常数。
在从Al向Cu互连的演变过程中，除了通过在铜中加入少量的金属，如Ag之外，其它方法对于改善引线的本体电阻收效甚微。但并不是说这种方法就比纯铜性能优越。而后通过向ALD基底、边势垒以及化学镀顶层势垒的演变，关注的焦点转向了铜/势垒叠层的优化问题，即在使势垒尽量薄的前提下保持低有效电阻率及信号的完整性。传统的PVD TaN/Ta衬垫采用铜线等比缩小，约占互连体积的16～18%。如果集成问题得到解决，通过使用更薄的ALD TaN/ALD Ru双层技术，这一比例还可以下降，而性能可以得以改善。最终结果将使有效介电常数(keff)从3.0下降到2.55，从而使整体线宽水平极大地提高。
然而，到目前为止，还没有开发出适用的ALD TaN薄膜。存在的问题包括从ALD先质粘着和混入多余的成分。目前仍要不断改进PVD工艺，以满足45nm及以下节点的等比缩小需求。
向化学镀顶层势垒的转变倾向于使用Co基封层(CoWP)技术，即采用化学镀进行选择淀积。采用这项技术所面临的一项挑战是实现完全选择淀积。如果不使用当前的氮化物或SiC介质封层，这项技术的关键性能优势在于增强电迁移性(二个数量级)以及降低后序淀积介质的介电常数的能力。但是，后一种方法还要经过确认，因为大多数行业专家认为这一介质封层还是十分必要的。
低k介质被称为“活动目标”，因为它们必须与金属化设计适当地集成在一起。目前当代产品(130和90nm)使用k=2.5-2.8的本体介质，主要采用SiOC CVD薄膜。虽然也能使用k=2.2-2.3的薄膜，但如果该行业所用材料的本体k值<2.0，肯定不会具有高的性-价比。预计目前尚不能使用的先进多孔低k薄膜，能够在不久的将来促使互连设计实现更多的先进性能。
等比缩小互连技术另一个需要关注的方面是所谓的尺寸效应：铜(39nm)中互连宽度越来越接近电子的平均自由程，由于金属表面和晶粒边界形成电子散射，电阻值迅速升高。工业界还没有找到对付这一问题的办法。但是，灵巧的互连设计方法肯定会对降低尺寸效应有所帮助。
接触电阻是另一项急需考虑的问题，当直径小于65nm时，接触电阻迅速增大。各公司一般使用Ti(PVD)改进接触，采用TiN势垒，再使用W成核层和W填充(全部CVD)。衬垫和成核层改变为ALD，并转向使用具有小中心线接缝的低电阻W，几项技术结合起来可以使传统的净接触电阻改进50%。从长远来看，器件生产厂家应使用Cu接触代替W接触
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来源:半导体国际 作者:Laura Peters, Semiconductor International,高级编辑 时间:2006/3/18 0:00:00
