在日本Eyoto召开的2003 VLSI技术和电路会议(2003 Symposia of VLSI Technology and Circuits)上，Intel Corp.披露了他们的三栅极晶体管的最新详细信息，并说他们的三栅极晶体管正从研究阶段转向实际开发阶段。自从去年首次发布三栅极晶体管的信息以来，Intel已成功地将其大小(栅极长度)从60nm缩减到了30nm。
　　Intel技术和制造部高级副总裁兼总经理Sunlin Chou介绍说：“我们的最新研究成果表明三栅极晶体管的尺寸还可以继续缩小，而且性能卓越，容易制造，是我们2007年进行45nm工艺技术制造强有力的竞争者。我们的结果显示这是一种非平面、三维晶体管结构，是一种很有前景的纳米技术革新结果。我们将硅的缩比技术用在这一器件上，它将进一步缩小硅器件的尺寸，能将摩尔定律的适用时间延伸得更久远。”
　　Intel公司的三栅极晶体管采用了三维栅极结构，类似侧壁垂直中间隆起的高原。该结构使电信号能沿着晶体管栅极的顶部和垂直侧壁同时进行传送，有效地将电信号传送的空间扩大了三倍，就好象是在没有占用更多面积的情况下，将单通道的马路变成了三通道的高速公路。因此，三栅极晶体管的性能比当前的平面晶体管要好得多。
　　Intel说，三栅极晶体管是为大批量制造设计的，这是能够从研发阶段转向生产的关键因素。三栅极晶体管的设计还解决了半导体工业面临的难题：当CMOS器件越来越小时，漏电流变得越来越大。三栅极晶体管的独特结构使其漏电流比相同大小的平面晶体管要小得多。Intel已经将三栅极晶体管的设计从研究转到开发阶段，并在 Intel 300mm晶片生产线上成功地制造了实验用的器件。
　　在另外一次会议--国际连接技术会议（the International Interconnect Technology Conference, IITC）上，Intel介绍了他们为90nm级的下一代器件内连线技术。他们将使用掺碳的氧化物（carbon-doped oxide，CDO）作为低k材料的选用材料。Intel的研究人员指出，目前所有低k的ILD材料的各类机械强度包括模量、硬度、附着性和内聚强度的表现都比上几代技术中所使用的SiOF和氧化硅要差很多。但是，CDO膜（k<3）在性能和足够的机械强度(能满足封装和可靠性要求)之间达到了最佳平衡状态。
　　Intel内连线技术的特色是在130nm技术中使用了七层铜金属和低k值ILD来提高内连线的性能。考虑到连线密度和成品率，Intel使用了先进的金属布线策略，第一层金属布线(M1)的最小间距为220nm，第七层(M7)则大于1um。为了简化工艺和更好地控制设计规则，他们还使用了先制作通孔(via)的双嵌入式方案。简单的ILD/蚀刻停止层堆栈结构在各金属布线层得到应用，有效地降低了成本和获得更好的电容性能。M1和M7的ILD堆栈结构为SiO2/SiN，其它金属层则为CDO低k值ILD堆栈结构。M1和M7氧化硅层的主要作用是增强整个内连线堆栈结构的机械强度。顶部氧化硅层可以屏蔽组装和封装过程中形成的机械和热应力。其次，氧化层的压缩应力还可以平衡CDO膜很高的拉伸应力。
　　Intel还报道说，随着技术尺寸的持续缩小，通孔的阻值由于CD的缩小而急剧升高。如果不加以控制，通孔的阻值会对内连线的性能和良率产生限制。在双嵌入式工艺中，通孔的阻值主要取决于阻隔层所用的材料以及通孔底部阻隔层的厚度，后者则受制于阻隔层的最小侧壁覆盖率。
　　阻隔层均匀沉积技术例如ALD可以使通孔底部阻隔层的厚度最小化。然而，目前已开发的大部分ALD材料阻值较高。为了代替ALD，Intel改进了传统的阻隔层沉积技术,以提高阻隔层侧壁覆盖率和减小通孔底部阻隔层厚度以及通孔阻值。
　　自从去年首次发布三栅极晶体管的信息以来，Intel已成功地将其栅极长度从60nm缩减到了30nm。Intel的三栅极晶体管采用了新颖的三维栅极结构，类似侧壁垂直中间隆起的高原，该结构使电信号能沿着晶体管栅极的顶部和垂直侧壁同时进行传送(资料来源: Intel)