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封装设计与芯片技术同等重要 |
| 发布时间:2003年9月21日 点击次数:1167 |
| 来源:半导体国际 作者: |
随着高速数据接入、传输和存储从高端计算设备和远程SONET（同步光纤网）设备转向便携式计算设备和以太网LAN（局域网）应用的日益广泛。半导体器件在满足日益苛刻的性能要求的同时必须变得更加经济实惠。目前,能以通常高于2.5Gbps速率传输数据的集成电路品种繁多,从数据复用信号发射器到高速物理层结构开关 (fabric-switching) 器件不一而足。前者的信号线、电源线和接地线总共不超过200条,而后者则需要2000多条连接线。在这设备范围的两端,互连电路的衬底的电磁特性会影响产品的总性能。人们追求的目标是价格最低廉、体积最小、性能最可靠的封装,这使这些电磁效应更加严重,并使设计细节更加重要。 过去,高数据速率信号传输用的半导体器件封装一般均采用小型封装形式,即在低损耗陶瓷衬底上安排引脚数不是很多的栅格短阵（LGA）。使导线最短或用焊接块互连线替代导线,可使芯片到封装的互连电感降到最小。使用陶瓷衬底能使信号线以及使用多达20个基底层的相应基准面都有适当的间距。有机基底有10层之多,但是一般为4～6层。过去,有机衬底的介质特性和生产过程控制尚不能可靠地满足产品的信号完整性要求,即使在数据速率低于1Gbps时也是如此。而现在,有许多种介质材料可用作有机衬底(图1)。工艺控制也不断有所改进,从而使得三维互连结构的间隔更小。更为重要的是芯片/封装的协同设计、建模和仿真等技术的日益完善所带来的良好效果。使加工公差更小,材料特性测量精度更高以及衬底设计和仿真更加智能化,这三个因素共同使得经济实惠的有机封装超过昂贵得多的上一代陶瓷封装。  图1 封装衬底的高频损耗在20:1的范围内变化,而其成本则在大约50:1的范围变化。 主要的工程难题 为了提高性能、降低成本和增大速度,制造商尽力将集成电路设计成大批量生产的主流有机封装。各种衬底技术均可提供必要的性能。每种衬底技术都存在一系列与解决信号完整性和成本问题有关的主要难题。影响成本的因素有单位体积、主体尺寸、层数、关键尺寸和制造效率。图2 表示主体尺寸如何影响实现高频高性能设计的 4种衬底技术的相对价格。这4种衬底技术是：BT (双马来酰亚胺三嗪)/丝焊,即一种具有机械钻孔的4层 BT 衬底;BT/倒装片焊接--一种具有用激光打孔的盲孔或埋孔的4层全BT 结构;热固化环氧树脂/倒装片焊接--一种组合式3-2-3 层结构,由BT芯上的热固化环氧树脂层组成,具有激光打孔的盲孔或埋孔;陶瓷/倒装片焊接--一种具有冲制通孔的全陶瓷10层结构。这四种衬底技术的衬底价格全都随主体尺寸增大而上升,但是由于前面提到的因素,上升的速度各异。 图2 没有考虑层数对衬底成本的影响。  图2 不论衬底材料是什么,增大封装主体尺寸始终会增加衬底的成本, 但是,尺寸对成本的影响因衬底材料不同而大相径庭。 图2 中相对价格的依据是多种衬底技术的实际设计和报价。对于某种给定的设计来说,有机衬底技术的价格比较低,然而,只要精心设计,有机衬底的性能可与陶瓷衬底媲美。由于输入/输出引线数量的不断增加,驱使人们需要使用更大主体尺寸的封装。当焊接点的数量超过约1000个时,面阵列（area-array）倒装片焊接技术能最有效地利用芯片面积。当某种设计使用较少的焊接点时,丝焊技术仍是比较经济划算的。对于高速设计而言,四种衬底技术各有千秋,也各有要克服的难题,都可能需要在性能和密度之间进行折衷。实现性能最佳、可靠性最高、价格最低的设计,需要使用各种各样经过验证的集成电路/封装协同设计方法、封装仿真与特性描述方法以及产品性能验证方法。 数据信号高速率传输用的器件,其速度、密度和复杂性的提高,使得设计师在通过集成电路/封装互连和封装来保持信号完整性方面所面临的问题更加严峻。下文简单陈述有关通过高密度布线封装来保持2.5～10 Gbps信号波形的几个主要问题。所考虑的重要因素有：超高密度设计对信号完整性的影响（阻抗匹配、高频损耗和其他因素）以及这样的设计对电源的影响。 电磁现象之所以成为在高速高频集成电路设备信号路由选择方面的设计问题,乃是因为在有关频率上,尺寸常常是代表波长的基本因素。在这些频率上影响信号完整性的电磁现象有许多,其中包括传输线效应、高频传播损耗和电磁干扰。你必须既考虑时钟频率又考虑信号上升时间,以保证在设备应用的整个频带范围内的信号完整性。 老黄历一去不复返 将高速信号设计到引脚数量少的小型封装中,历来几乎不需要考虑阻抗匹配问题。与今天的信号相比,那时的信号上升时间很长,有效信号路径很短。设计师常常使用频域测量来调整和设计制造封装,以满足散射参数指标要求。随着当今和未来的新型高速器件装入体积更大、密度更高、有效信号路径更长（几乎与传输线结构差不多长）的封装中,阻抗匹配变得更加重要。在集成电路/封装协同设计期间,集成电路设计师和封装设计师常常要就阻抗指标和信号配置--如单端、差分线对和共平面--达成一致,以便在裸芯片与封装引脚之间选择信号路由。由于达到阻抗指标的方法极其独特,封装设计师必须选择能够优化许多衬底变量的集成电路互连方案和封装互连方案。这些衬底变量包括路由层的数量、层叠的拓扑结构、介质特性随频率的变化特性以及印制线宽度、间隔和层厚度的制造可变性。 封装设计师必须考虑高频损耗和传输线效应问题。三维拓扑结构的各个方面都会影响高速信号在封装的复杂环境中的行为。最初的特性阻抗匹配有助于减少在每一层中的传输线反射效应。因为物理的不连续性可能造成多次反射,所以设计必须最大限度地减小--或至少必须控制--整个信号路径上的所有物理不连续性。为了确保性能,封装设计师和芯片设计师都必须了解诸如丝焊、倒装片焊接逃逸路由选择、通孔、印制线弯曲、平面中的孔路由选择、层叠拓扑结构以及材料等因素的影响。这些封装特性因其分布特性对上升时间（即频域中的带宽）的影响很大,因此需要根据上升时间来进行适当的设计和特性描述。 传输损耗是高速集成电路/封装设计中的另一个严重问题。传输损耗有两类：趋肤效应损耗和电介质损耗。趋肤效应与频率的平方根成正比,会导致导体传输损耗增大。在很高的频率上,很大的趋肤效应损耗会使信号波形幅度变小。在衬底层内的有损耗材料中,电介质常数与频率的相关性会导致极高频率上的介质漏电。虽然仿真或测量可以量化这些损耗,但是只要可能,封装设计师都应当使用低损耗介质材料。 随着系统的开关速度的增大,电磁辐射可能造成讨厌的电磁干扰（EMI）。虽然电磁干扰随串扰增加而增大,但是电磁干扰和串扰两者的机理却大不相同。与几Gbps数据速率相关的径向辐射会通过信号线、电源和接地平面以及印制线等导入噪声。这一噪声在网络之间、在一个系统的芯片之间以及在系统之间传输时,可能会叠加在信号上。另外,预测复杂结构如封装产生的辐射是非常困难的。通过精心规划避免电磁干扰,要比在发现电磁干扰引起的系统错误行为后再去纠正更容易、更省钱、更快速。 封装的尺寸业已增大,以适应日益增多的高速信号（200个差分信号对）和总的I/O增多（2000个信号）。另外,集成电路互连线和封装的互连线因导线更长、丝焊间距更小（常常是2排和3排交错焊接点）或者焊接块间距更小（包括外设和内核信号连线）而变得更为密集。先前的讨论已谈及更大封装主体的使用以及印制线随之加长所造成的影响。对于丝焊封装来说,有效导线间距的减小可能导致耦合或串扰增大,而导线长度的增加则会大大增大信号路径的电感。这些因素是与高速信号设计规则直接相悖的。 使用倒装片封装可解决某些问题,但是又会造成另外一些麻烦。虽然焊接块的电感比一根导线的电感小得多,但是离开芯片区的信号的路由非常密集、复杂,这可能重新引入电感,造成反射损耗和垂直耦合。信号可能通过从外焊接块之间穿过的细小印制线离开密集的焊接块－焊接点区。当你将这些细小印制线与焊接块、焊接点和通孔组合到一起时,这些印制线会显示出与丝焊相类似的寄生电感效应。 一种代替方法是,使某些信号直接通过通孔到达对应的衬底路由选择层。这种方法需要一系列叠层式通孔,并可能在叠层的各个通孔之间出现多次中断和反射。通孔密度增大以及通孔直径的增大会导致垂直耦合或通孔耦合,设计时必须予以考虑。通孔密度的增大还会导致封装电源平面和接地平面中的间隙孔数量的增加。设计还必须考虑到电源平面和接地平面的阻抗变化和寄生参数变化,以及这些变化对在通孔上方通过的信号印制线的影响。如想避免密度增大带来的这些麻烦,又会造成封装主体尺寸增大,有时也会造成芯片尺寸增大。 芯片缩小、印刷电路板上封装密度增加以及信号同时开关次数的增多,使得在封装中和印刷电路板上的配电与芯片上配电同样重要。封装的配电网络和接地网络必须将内阻压降和接地反跳减到最小程度。某些设计要求用分开的平面来支持不同的集成电路电源。你必须仔细设计这些分开的平面,以便将从芯片到封装平面以及从封装到印刷电路板的所有关键电源线和接地线的电阻和电感降到最小。通过对内阻压降和SSN（同时开关噪声）的静态和动态分析来验证封装设计,正渐渐成为产品设计流程中不可缺少的一步。越来越多的设计实例要求增加去耦电容,以改进产品仿真中必须包括的电源和接地的完整性内容。 集成电路与封装需要协同设计 在过去12个月中,集成电路与封装的协同设计这一概念在半导体供应商中间的普及程度大大提高。密度、复杂性和工作频率三者的增加,给集成电路和封装增添了种种制约因素。这许多制约因素容易导致人们牺牲一些参数来优化另一些参数。集成电路和封装设计的方法需要整合,设计师必须建立明确具体的协同设计里程碑并审查产品设计日程表。固定芯片焊接点和焊接块的放置和衬底焊球图,代表了关键的里程碑,既适应当今先进设计衬底采购间隔,又不会对产品交付时间表产生不利影响。 在协同设计过程中,设计小组成员将最后的集成电路和产品要求转换成互连性能指标和封装性能指标。对于内含若干总线从而需要不同的驱动器尺寸、速度和电源电压的集成电路来说,决定单元放置和焊接点/焊接块位置必须与考虑封装设计相配合。为了能实现集成电路和封装的并行设计,芯片设计师和封装设计师必须在协同设计项目初期就衬底技术、层叠、关键信号路由选择、差分对处理和电源平面分离等取得一致意见。真正的协同设计不仅仅是一种组合的流程或方法,而且是一种文化,致力于权衡利弊,以使最后的封装产品的成本和性能都实现优化。 在集成电路和封装协同设计项目的初期,设计师要考虑某些封装参数,如特性阻抗、时间延迟、电源平面电感。然而,对其他重要的信号完整性的精确度量,要到对封装中会有关键信号或高速信号的那部分的三维路由选择和层叠进行首次设计迭代和生成之后才能进行。你可以按频域和时域对这些参数分类。在频域中,信号的关键参数是回波损耗、插入损耗和串扰,你一般会将这些参数表示成散射参数。对于电源和接地来说,关键参数是内阻压降和电感抽取。在时域内,信号的关键参数是回叫、过冲、下冲、延迟、串扰、飞行时间、飞行时滞、抖动、位误码率和符号间干扰。由于信号切换是同时进行的,所以对于电源和接地来讲,关键参数是同时开关噪声。封装设计要求正确描述频域和时域效应的特性,以确保集成电路到印刷电路板的信号完整性。 为了充分描述互连和封装性能的特性,杰尔系统公司采用一种既进行电磁仿真又进行封装测量的方法。这种方法为每一个仿真步骤提供一个相应的测量步骤 (图3)。在任何特性描述阶段,设计师都能将频域或时域的结果进行对比和互相关联。在仿真方法中,经批准的商用工具可提取复杂封装结构的寄生参数。准静态或全波方法对于整个封装,对于封装的某个部分,或只是对于关键网络是必不可少的,这要视应用情况而定。再则,从电磁解决方案所抽取的等效电路能实现随后的电路仿真,特别是时域分析。  图3 在集成电路/封装协同设计期间,杰尔系统公司使用的信息流对仿真和测量产生相同的影响, 从而早在设计完成之前就可验证关键的假设。 测量方法通常涉及到测试夹具的设计。把各种夹具影响分开需要仔细地"去嵌入"(de-embedding)。矢量网络分析仪可测量被测器件和测试夹具的散射参数,并可以从初始测试结果中提取经验电路模型。时域反射仪可为建立经验模型提供另外一种方法。设计师可以将仿真结果和测量结果与行业规范和现用封装的特性进行比较。所有路径的校准和相互关联允许人们使用任何一条路径或多条路径的组合来模拟产品的性能,以尽量减小风险、成本和设计时间。 集成电路和封装协同设计可将集成电路要求和产品要求转换成封装指标。在协同设计期间,设计师对产品进行高层次的权衡（如权衡高速性能与信号密度）,并确定产品体系结构、焊接点/焊接块位置和焊球图。在封装仿真和特性描述期间,设计师提取寄生元件参数值,并在系统级仿真中利用这些参数值来评估封装性能,再将封装性能与产品指标比较。 产品级和系统级的性能验证可证实集成电路与封装设计和特性描述方法的最后成功。最终产品（或已封装的测试芯片）的仿真和测试可以向客户展示性能,并向协同设计小组和特性描述小组提供反馈意见。图4的仿真眼图和测量眼图提供了范例。图4a 示出了从集成电路到封装、再到相距40cm的背板的3.125Gbps串行器/解串器信号的仿真情况。图4b 示出了集成电路、封装和测试板的相应测量值。对图4a和图4b进行的比较表明,仿真情况与测量结果具有良好的一致性（预测的眼图张开度为 320 mV,而实测的眼图张开度为 326 mV）。  图4 从芯片传输40cm到达背板的3.125Gbps数据流的仿真眼图(a)几乎与测量的眼图(b)完全一样。 将集成电路与封装的仿真和特性描述合并成部件或系统仿真这种能力,对于最终产品的成功极其关键。除了为客户提供对系统中一种或多种产品的进行精确仿真的能力之外,这种能力还能圆满完成从头到尾的设计流程。一旦设计师建立并验证了一种产品仿真方法,他们便可以确定各种集成电路和封装方法的影响,并进行适当的权衡折衷,内含几种高速信号的产品尤其是这样。最后,设计小组可以定量地确定初始性能指标（阻抗匹配、回波损耗和插入损耗、噪声和计时等预算）的正确性。这种信息能不断地改进协同设计过程,并能使人们生产出成本最低、性能最好的产品。 作者简介 Melissa Grupen Shemansky 是杰尔系统公司的封装和互连技术总监。她在亚利桑那州立大学（坦佩）获得化学工程博士学位,并在半导体行业工作13年之久。 Michael DiBerardino 是杰尔系统公司封装仿真和性能部经理,负责封装的机械特性、热特性和信号完整性的建模和特性描述。他在利哈伊大学（宾夕法尼亚州伯利恒）获得聚合物科学和工程博士学位。 致谢 作者由衷感谢对本文做出贡献的Charles Cohn、Musawir Chowdhury、Suzanne Emerich、Nancy Fang、Ashley Rebelo、Brian Sensenig、Michael Snodgrass、Ramani Tatikola以及 Xingling Zhou。 |
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