如果仔细观察一下线路板，你会发现它大部份的面积是空的。进行所有数据处理和数据存储工作的是封装里的硅芯片。从某种程度上讲，封装增加了尺寸、重量和成本，同时降低了硅芯片的性能。一种新型的封装技术正在改变这种状态。
　　目前普遍采用的衡量封装效率的尺度，是芯片面积与封装件底面积之比。一些PGA的封装效率小于10%，BGA的封装效率有20%，CSP的封装效率可达80%以上。推动多芯片组件(MCM)和封装内系统(SiP)的力量之一，就是因为它们有达到90%的封装效率。
　　叠层芯片
　　在过去五年中发展起来的一种新的封装技术，使封装效率可以超过100%,在某些情形下甚至大于300%。这就是在单个封装中使用叠层的芯片。叠层芯片现在已经应用在对尺寸或重量要求很高的场合，比如，如今出厂的所有移动电话中都有一个叠层的SRAM和闪存封装件;带有图形加速器芯片的所有膝上型电脑也都有一个与SRAM芯片叠层在一起的图形ASIC。
　　照字面上讲，大部份现有叠层芯片方法就是把第二个芯片附着在第一个芯片之上，然后用引线彼此连接，或连接到共同的基板上。
　　当芯片尺寸差别很大时, 例如一个ASIC 和一个SRAM，问题比较简单。当它们尺寸相近时, 这类叠层方法就比较昂贵,需要在芯片之间加一个厚的插入件，以便为引线连接留出空间。

　　μZ 封装
　　Tessera 公司最近介绍了叠层芯片的三种新工艺，作为在一个芯片上叠放另一芯片并彼此用引线连接的工艺的替代方案。这些方法被归属于名为μZ封装的类别,如此命名意指沿Z方向或垂直方向来叠层多个芯片。
　　μZ 折叠封装 － 封装专家Joe Fjelstad形象地称之为"折纸封装"，是在一个柔性基板的不同位置贴放多个芯片,基板之间完成互连。芯片与基板用引线连接，然后在相应的位置上进行独立的灌封。随后，柔性的基板折叠成紧凑的形状,每个芯片叠压在一个毗连的芯片的顶部。柔性的基板的外侧与下部芯片相邻，模块的引出端可以利用柔性基体的末端。
　　这种独特的方法虽然比较昂贵，但给其它两个替代方案开辟了道路。

　　两种替代方法
　　μZ 锡球叠层封装专门针对尺寸相同的芯片（例如DRAM）的层叠而设计。通常的叠层芯片方法非常困难，因为必须要把一个插入件放在芯片之间。 利用Tessera的方法，每个芯片装在一个独立的基板上，然后借助该基体上的线路，将芯片的连接引到基板的多排外部焊球。
　　这些单芯片叠层起来，用焊球连接每一层和它下面的一层。整个封装模块连接线路板的引脚在最底部的基板上。
　　μZ 折叠封装是封装单个芯片，然后使它与其他的封装或裸芯片进行叠层的方法。第一个芯片的载体是一个两层的柔性基体，除了芯片的贴放位置外,还有一个“辫子”可以折叠到已装配好的芯片的顶端。而在芯片贴放位置之下,柔性基板有一个BGA引脚底座，可以与线路板连接。
　　芯片贴放并利用引线连接到柔性基板之后，芯片被灌封起来，柔性的“辫子”折叠到芯片的顶部。这种封装形式实质上是一个柔性的BGA, BGA引脚底座用来与线路板连接，它的特别之处在于，封装的顶端与下面的芯片互相连接，并可作为一个引线底座叠层另外的封装件或裸芯片。
　　Tessera的市场部副经理Craig Mitchell说：“锡球叠层是封装DRAM的理想方案，而折叠封装更适合于无线应用，因为在该应用中，基带芯片必须与它自己的叠层存储器封装件直接接口”。两种方法都可以使封装效率高于200%。