来自欧洲7个国家的14家高等学府和科研院所组成的研发联盟日前启动一个旨在通过解决65nm节点以下CMOS制造工艺中的功率泄漏问题来改进下一代系统芯片设计的开发项目。根据IST第六框架计划的“纳电子”战略目标,欧洲委员会为这个名为CLEAN (控制NanoCMOS系统芯片泄漏功率)的项目提供了450万欧元的赞助费。

在线宽大于0.1μm的微电子电路中,与晶体管泄漏电流相比,计算、通信和存储操作造成的动态功耗是芯片功耗的主体。因此,直到今天,在没超过这个技术节点的芯片设计和开发过程中,泄漏电流控制并未被芯片厂商当作一个主要问题去对待,而且芯片设计主要集中在优化和最小化动态功耗等方面 (即开关操作)。

随着CMOS晶体管沟道长度不到100nm的纳米器件的问世,泄漏电流的相关问题引起人们的极大重视。业内专家认为,泄漏电流将是影响线宽低于65nm的下一代纳米微电子电路的主要障碍。为了解决纳米器件引起的困难,设计方法和制造工艺必须同步发展。针对未来技术设计的半导体产品,应考虑到所要设计、制造和测试的芯片的复杂性、成本和功耗。

CLEAN的主要目标是开发泄漏功率模型和泄漏控制的设计方法和技术,以及对于今天的复杂系统无法进行自动选择设计的原型EDA (电子设计自动化)工具。例如,那些与功耗最小化和通过整个设计流程无缝实现动态泄漏控制策略相关的设计任务。

项目协调员意法半导体先进系统技术部项目研发经理Roberto Zafalon表示：“这个项目将会为克服65nm以下技术节点的技术缺点特别是制程变异性和低可靠性以及泄漏电流做出巨大贡献,CLEAN项目的开发成果将有助于降低纳电子器件的功耗,同时能够提高设计效率,进而可以管理日益提高的系统芯片复杂性。”

最后,CLEAN项目将有助于加强欧洲高科技产业,在移动通信及基础设施、消费电子和汽车电子等系统芯片领域,对低功耗的需求是取得成功的前提条件。通过专业开发功率优化及管理的中小型高科技企业的积极参与,这个项目还将欧洲EDA工业的发展作为一个主要目标。中小企业的参与对于CLEAN开发成果的商业化和产业化至关重要。

CLEAN项目的合作伙伴：意法半导体(项目负责人)、英飞凌、ChipVision Design Systems、BullDAST、OFFIS、Politecnico di Torino、Universitat Politecnica de Catalunya、CEA-LETI、Politechnika Warszawska、 edacentrum、丹表科技大学、Consorzio per la Ricerca e l’Educazione Permanente、布达佩斯经济科技大学。

在CLEAN项目内,意法半导体将管理协调研发联盟的全部活动,同时,意法半导体还可以适当地调配所需资源,以确保全部的项目目标都能取得成功。