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3D封装的发展动态与前景 |
| 发布时间:2006年12月1日 点击次数:95 |
| 来源:电子与封装 作者:翁寿松 |
1 为何要开发3D封装">封装 迄今为止,在IC芯片领域,SoC（系统级芯片）是最高级的芯片;在IC封装">封装领域,SiP（系统级封装">封装）是最高级的封装">封装。 SiP涵盖SoC,SoC简化SiP。SiP有多种定义和解释,其中一说是多芯片堆叠的3D封装">封装内系统集成（System-in-3D Package）,在芯片的正方向上堆叠两片以上互连的裸芯片的封装">封装,SIP是强调封装">封装内包含了某种系统的功能。3D封装">封装仅强调在芯片正方向上的多芯片堆叠,如今3D封装">封装已从芯片堆叠发展占封装">封装堆叠,扩大了3D封装">封装的内涵。（1）手机是加速开发3D封装">封装的主动力,手机已从低端（通话和收发短消息）向高端（可拍照、电视、广播、MP3、彩屏、和弦振声、蓝牙和游戏等）发展,并要求手机体积小,重量轻且功能多。为此,高端手机用芯片必须具有强大的内存容量。2005年要求256Mb代码存储,1Gb数据存储;2006年要求1Gb代码存储,2Gb数据存储,于是诞生了芯片堆叠的封装">封装（SDP）,如多芯片封装">封装（MCP）和堆叠芯片尺寸封装">封装（SCSP）等;[1]（2）在2D封装">封装中需要大量长程互连,导致电路RC延迟的增加。为了提高信号传输速度,必须降低RC延迟。可用3D封装">封装的短程垂直互连来替代2D封装">封装的长程互连;（3）铜互连、低k介质层和CMP已成为当今CMOS技术中的一项标准工艺。随着芯片特征尺寸步入纳米尺度,对低k介质层要求越来越高,希望采用纯低k（k＜2.8）介质层。然而事与愿违,ITRS曾三次（三个节点）延期向低k介质层的切换。2003年底在Sematech联盟主办的一次研讨会上,与会者认为,为改良IC互连面进行的低k材料研究有可能接近某种实际极限,未来应更多注重改进设计及制造低k介质层的能力,这表明实施SoC的难度。这就是开发3D封装">封装的三条理由。从此,3D封装">封装如雨后春笋般地蓬勃发展。 2 芯片堆叠 手机已成为高密度存储器最强、最快的增长动力,它正在取代PC成为高密度存储器的技术驱动,在2008年手机用存储器可能超过PC用存储器。用于高端手机的高密度存储器要求体积小、容量大,势必采取芯片堆叠。芯片堆叠的封装">封装主要两种,一是MCP,二是SCSP。MCP涵盖SCSP,SCSP是MCP的延伸,SCSP的芯片尺寸比MCP有更严格的规定。通常MCP是多个存储器芯片的堆叠,而SCSP是多个存储器和逻辑器件芯片的堆叠。 2.1 芯片堆叠的优缺点 2004年3月Sematech预言,3D芯片堆叠技术将会填补现行的CMOS技术与新奇技术（如碳纳米管技术）之间的空白。芯片堆叠于1998年开始批量生产,绝大多数为双芯片堆叠,如图1所示。[2]到2004年底ST微电子已推出堆叠9个芯片的MCP,MCP最具经济效益的是4～5个芯片的堆叠。芯片堆叠的优缺点、前景和关系如表1所示,表1给出了芯片堆叠与封装">封装堆叠的比较。[3]由于芯片堆叠在X和Y的2D方向上仍保持其原来的尺寸,并在Z方向上其高度控制在1mm左右,所以很受手机厂商的青睐。芯片堆叠的主要缺点是堆叠中的某个芯片失效,整个芯片堆叠就报废。  2.2 芯片堆叠的关键技术 芯片堆叠的关键技术之一是圆片的减薄技术,目前一般综合采用研磨、深反应离子刻蚀法（DRIE）和化学机械抛光法（CMP）等工艺,通常减薄到小于50μm,当今可减薄至10～15μm,为确保电路的性能和芯片的可靠性,业内人士认为晶圆减薄的极限为20μM左右,表2给出对圆片减薄的要求,即对圆片翘曲和不平整度（即粗糙度）提出的具体控制指标。
2.3 芯片堆叠的最新动态 至2005年2月底,芯片堆叠的最高水平是富士通和英特尔,富士通内存芯片堆叠8个芯片,芯片厚度25μm,芯片尺寸为8mm |
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