莱迪思半导体公司(Lattice Semiconductor)日前发布了据称具有业界最低成本的LatticeECP2M FPGA系列,提供高速嵌入式SERDES I/O外加一个工程预制的物理编码子层(PCS)模块。基于创新的LatticeECP2低成本结构,新的LatticeECP2M系列也采用了利用300毫米晶片的90纳米CMOS工艺设计。在此之前,超过3Gbps的高速嵌入式SERDES I/O只有在相对昂贵的高端FPGA中才具备。将此功能集成到一种低成本的FPGA结构中,使得这一较高性能的接口技术能够用于迅速崛起的、成本敏感的市场中的许多应用,如大批量的通信、消费品、汽车、视频以及工业设备等。定价大约只有市场上基于SERDES的同类产品价格的三分之一,ECP2M FPGA系列有效地填补了低成本与高端FPGA之间性价比的空白。

    LatticeECP2M器件还极大地提升了片上的存储器容量,以便支持更高带宽、基于SERDES的应用。LatticeECP2M的嵌入式RAM块的容量从1.2 Mbit到5.3 Mbit,比市面上同类产品的低成本结构增加了400%。LatticeECP2和LatticeECP2M FPGA系列都提供了一组全方位的特性,包括375MHz模块层的性能、18×18的乘法器、嵌入式存储器、工程预制的400Mbps DDR2存储器接口的支持、全速(10Gbps+)的SPI4.2支持、配置位流加密以及双引导配置的支持。配备了额外的4至16个信道的3.125Gbps SERDES,对广大的客户来说,LatticeECP2M FPGA是一种创新的答复。这些客户强烈要求用于PCI Express和基于芯片至芯片的以太网以及小尺寸的背板应用的低成本SERDES功能。

    LatticeECP2M系列将包含五款器件,密度从2万个LUT到9万5千个LUT。LatticeECP2M系列中的18×18的乘法器的数量也增加了,其范围为24至168。每个器件提供两个延迟锁定环(DLL)和八个锁相环(PLL),用于时序控制。这些器件具有多种微间距BGA(fpBGA)的封装形式,I/O引脚数目为144到601个,它们以1.2伏电源工作。

    成本优化的SERDES结构提供一组丰富的特性

    LatticeECP2M系列保留了LatticeECP2系列所有的特性,包括DSP功能。这都是大批量、成本敏感应用所需要的。集成在LatticeECP2M中的SERDES经过精心设计,在一个具有成本效率的、高能效(功耗低至100mW)的四方型结构中实现。根据器件的大小,分别有1到4个这样的四方型块。每个四方型块含有4个SERDES信道(4个全双工信道),支持270Mbps至3.125Gbps的数据率。芯片中还内置了一个灵活的物理编码子层(PCS),它含有8b/10b编码、一个以太网连接状态机和速率匹配电路。SERDES/PCS被设计在一起,以便支持当今最常用的基于信息包的协议,包括PCI Express、Gigabit Ethernet、Serial RapidIO以及无线接口标准(OBSAI和CPRI)。

    将SERDES、高性能DSP和低成本FPGA结构结合在一起的方式对EDGE和接入系统供应商极具吸引力。这些供应商要将此类串行协议集成到他们的无线基站、无线电网络控制器、DSLAM以及其它能够实现“三杀”技术的最后一英里集成设备中。对低成本信号处理感兴趣的大容量存储、高速服务器、医学影像和工业设备系统设计者也将从LatticeECP2M系列独特的综合特性中受益。

    LatticeECP2M和LatticeECP2的共同特性

    优化了的逻辑和布线结构：这种逻辑块和布线结构针对当今的高性能FPGA设计进行了优化,包括对分布式存储器(12.5%的LUT提供)和寄存器(75%的LUT提供)的支持。

    工程预制的840Mbps并行I/O：支持DDR存储器以及其它类似需要在FPGA中内置高性能并行I/O接口的标准。这些器件提供了复用器/解复用器、精密延时和齿轮箱逻辑单元,将它们合在一起实现工程预制的DDR2(400Mbps)和其它源同步的接口,工作速度高达840Mbps,适用于SPI4.2和ADC/DAC接口等应用。

    全能的sysDSP模块：嵌入式的sysDSP模块能够实现乘法、累加、求和以及流水线功能。这些器件能够实现高达63,000每秒百万次乘累加(MMAC)的DSP功能。

    易于现场逻辑更新：为了实现缺陷修正、响应变化了的标准以及支持额外的新特性和服务,越来越多的FPGA设计者要求FPGA逻辑能够在现场更新。ECP2M 器件提供了双引导支持(从两个或两个以上的业界标准的串行外设接口(SPI)PROM中的配置来配置器件的能力)和透明现场重新配置(TransFR)I/O来简化现场更新。TransFR I/O功能使设计者能够在新配置载入FPGA的过程中,精确地控制I/O状态。与传统的重复配置期间三态I/O方式相比,该方法有了极大的改进。

    位流加密增加了设计的安全性: 面对日益增加的盗版行为,这些器件拥有一个片上的非易失密钥存储及解密电路,用来根据唯一的用户密钥对128位的、以AES方式加密的位流进行解密。

    设计工具及知识产权支持

    最新版本的莱迪思ispLEVERa 6.0 SP1版设计工具套件提供对LatticeECP2M器件的设计支持。该ispLEVER设计工具在一个软件包中提供对所有莱迪思数字器件的设计操作,并且包括来自Mentor Graphics和Synplicity的综合支持。 如对于LatticeSC器件,一个方便的、基于模块的GUI (图形用户界面) 极大地简化了对SERDES的配置。

    客户还能够通过IPexpress设计流程,方便地使用重要的ispLeverCORE知识产权。IPexpress支持的功能将包括PCI Express、SGMII、DDR1和DDR2存储控制器以及SPI4.2。

    价格及获取

    484和672引脚fpBGA封装的LatticeECP2M系列的第一款样片LatticeECP2M-35将于10月份供货。莱迪思计划在2007年上半年使整个LatticeECP2M系列上市。2007年交货的10万片批量的ECP2M-35器件的定价低至22.95美元/片。