从确切意义来讲,信号完整性(SI)有助于确保信号在分配的时间之内以正确的逻辑值可靠地传输到既定目的地。过去几年中,由于IC设计从130纳米发展到90纳米再到65纳米,SI问题变得日益复杂,如今,SI分析已需要从三个截然不同的方向进行：IR压降分析、功能噪声分析,以及噪声对时序影响的分析。

    由于主流分析及实现工具均已开始集成SI功能,很容易让人误以为SI问题已得到解决,但其实不然。事实上,必须对现有SI分析技术作出重大改进,以减少错误。此外,近年来对低功率设计的侧重,以及工艺技术向45纳米的发展,都催生了更多的亟待解决的SI分析问题。从长远来看,我们必须以与目前截然不同的方式去考虑SI分析。

    低功率设计带来的SI新挑战

    业界在向65纳米节点变迁过程中,迫切需要低功率设计,但随之而来的是新的SI挑战,如图1所示。究其原因,首先可归结于低功率设计一般都采用多种电压,可能导致不同电压信号之间产生耦合。较之相同电压信号之间的耦合,从较高电压向较低电压的耦合要强得多。多电源电压(Vdd)设计还需要使用电平转换器。由于电路的复杂性,要验证电平转换器不受噪声问题的影响更加困难。

    此外,低功率设计使用了多阈值电压值(Vt)门电路。高Vt的器件往往具有更高的保持阻抗,从而更易受串扰的影响。另一方面,Vt较低器件作为干扰传递者情形更糟糕,因为它们的转换速度较快。而且,它们在输入端还往往对波形影响更敏感。

    图2所示为65纳米工艺Spice仿真结果的一个典型例子。第一部分图2a显示的是受干扰者(victim)驱动器门电路Vt为低、中、高时,产生的噪声波形。显然,作为被干扰者,高Vt器件是最差的单元,产生的串扰噪声最大。低Vt器件产生的噪声最小,中Vt器件介于二者之间。

    第二部分图2b显示,在低、中、高Vt器件的输入端分别加上相同的输入噪声时,低Vt器件由于驱动力高得多,传播的噪声也最大,而高Vt器件传输的噪声最小。总体而言,这表明低功率设计中,需要谨慎处理时序、功率和噪声的权衡取舍问题。

    低功率设计的另一个要素,是为了节省电力消耗,需要对芯片不同部分进行导通和关断。导通和关断过程在电源轨中产生瞬态效应,这可能对电路中仍在工作的其它部分造成影响。

    动态电压和频率调整(DVFS)是一种旨在降低功耗、延长电池寿命的技术。利用这种技术,设计人员能够在芯片运行的同时动态地为不同模块设置不同的电压或不同的频率。当采用DVFS技术时,设计人员需要针对每个模块所允许的电压和频率的所有可能组合,对芯片性能进行验证,这大大增加了电气分析的复杂性和时间要求。而使用传统分析解决方案的另一项考虑因素,是每一个电压点都需要不同的库。

                图1：低功率领域的信号完整性分析

                  图2a：高Vt器件产生较大噪声,b：低Vt器件传播噪声最大
 
    65纳米SI分析挑战

    在向65纳米工艺变迁过程中,除了低功率设计方面的考虑,其它的一些SI问题也开始涌现。Vt和Vdd间的差距随电压调整在不断减小。由于(Vdd-Vt)2对性能的影响重大,故电压变化对门电路的延迟和抗扰性有着显著的影响。

    电压变化也以非线性的方式影响延迟和波形。对门电路性能造成显著影响的还有温度。在高密度芯片中,芯片上的温度变化可达50摄氏度。这种变化对门电路的性能和信号的保真度产生负面影响。

    图3显示了65纳米工艺中串扰毛刺(crosstalk glitch)传播如何受Vdd变化的影响。

                   图3a：Vdd变化对毛刺传播的影响,b：工艺变化对毛刺传播的影响

    目前,设计人员是采用芯片变异(OCV)因数来计算Vdd变化和芯片上的温度变化。然而,在65纳米及更小节点时,由于这种变量加大,OCV因数及其相关保护间隔(guard banding)极可能非常大,这时,需要一种能够提供电压和温度处理特定实例的新方案。
 
    尽管一直以来大量注意力都放在工艺变异(process variations)及其对纯时序的影响上面,但实际上,工艺变异对芯片上所有信号的保真度都有影响。图3显示了输入噪声波形完全相同时,通过低Vt器件传播的噪声是如何作为阈值电压的函数随阈值电压值从一端移动到另一端而变化的。显然,所有信号的保真度和完整性必须在这些工艺变异的环境中进行分析。

    此外,软错误也开始成为65纳米工艺芯片中影响保真度的越来越重要的原因。它们是由封装材料(例如铅)中的粒子或放射性杂质引起的。一遇冲击,这些粒子可能往芯片中注入大量电荷,使存储在芯片中的逻辑值发生暂时改变。在非存储器部件中,软错误不会引起什么问题。但随着存储器件密度的提高和电源电压的下降,软错误的发生几率在增加。

    减轻悲观情绪,探寻解决之道

    若所有这些新的障碍都存在,我们应该如何改进现有SI分析技术,以应对65及45纳米设计挑战？一个好的开端,就是减轻对工艺技术预设的悲观情绪。例如,尽管对利用现有技术进行功能性噪声分析的评估尚不算过分悲观,但在计算噪声对时序影响时却太过悲观。

    一般而言,分析工具都确立了一种假设,即设计的全部路径中皆存在最坏情况。它们分析设计路径中每一个网格可能被相邻网格最严重干扰的情况。当然,在大多数电路的工作情形中,最坏的情况实际上不会发生。较高级别的算法考虑和门级逻辑约束可以防止许多干扰源聚集在一起相互交换的情形发生。

    减轻设计人员在SI分析中的悲观情绪的方法之一,是在任何可能的地方都要考虑到逻辑关系,这样一来,那些明显不能聚集在一起交换的信号就不被视为同时干扰者。另一个方法是利用随机分析技术来模拟较为实际的环境而非绝对的最坏情况。尽管这种方法本身存在风险,对建立(setup)分析仍不失为相当安全。

    还有一种减轻SI分析悲观情绪的方法,即采用更实际的模型来计算串扰引起的延迟变化。考虑到某一特定噪声对路径的总体影响而不单单是对出现串扰的网格的影响,这一点十分重要。这种基于路径的对准(path-based alignment)方法通过产生最坏情况下的路径(而非网格)延迟变化,可显著降低悲观情绪。

    在分析IR压降的影响时,分析工具考虑的也是最坏情况。当执行噪声分析或时序分析时,采用动态IR压降分析,并考虑到IR压降事件和噪声事件之间的暂时关系,可有助于利用唯一的实际IR压降值来减低悲观情绪。

    传统上,我们利用静态时序来提取电气行为。静态时序把电气行为转换为一组可为设计人员所用的简单数字,比如到达时间和宽裕时间(slack)。此外,基本的分析基础架构也采用非常简单的电气模型。

    当串扰问题变得严重时,分析工具需要改变它们的计算模型,增加一些静态时序分析量,比如Delta延迟,以此获得更接近真实的电气行为。虽然这使得静态时序分析层级上的表征相当抽象,但基本的计算程序必须尽量模拟真实波形。随着设计发展到纳米级,主要的基础架构和计算模型将需要保有更多的电气信息,并通常需要在波形级执行更多类模拟的计算。

    对于基于路径的对准和动态电压波形等新方法的需求正是这种趋势的实例。虽然最终结果极可能仍然是以数字术语的形式出现,但计算方法将从抽象模型向电气精确度更高的模型转变。设计人员将能够根据被分析的电路部分的重要程度来采用不同级别的精度。例如,对一组关键路径,我们可以依靠全部Spice级仿真来确定。这种仿真方法已被用于高性能芯片的时钟树设计。

    重新定义信号完整性

    倘若上述所有因素都存在,我们就需要对信号完整性的概念进行重新定义。我们必须考虑到影响信号保真度的所有事件,并开发出能够在电路中传播真实波形的技术。大多数SI影响可被认为是影响在电路中移动的“虚拟”波形的事件。目前单独执行的检查中,有大多数都可改为检查这些波形即可。

    目前的噪声、时序和功率分析的基础架构通常都是彼此分开的。尽管这些工具都各自执行自己的设计图表遍历(traversal),但它们之间仍然存在明显的相互作用。不过,由于是分别单独遍历,这些工具产生的设计图表信息可能不一致。而基于单一设计视图的分析系统可以解决这一问题,因为它提供的时序、功率和噪声视图是一致的。

    类似地,目前常用的一种方法是利用单独的计算程序来执行噪声和时序的计算,这致使每一个计算程序所看到的电气视图都不尽相同。如果采用一致且单一的电气视图,将有助于确保计算按前后一致的方式得以完成。虽然迄今这尚非燃眉之急,但在计算电气性能有关参数变化处理的敏感度时,它将变得日益重要。

    敏感度计算比计算基本电气量的计算要棘手得多。基本分量(比如噪声和延迟)电气计算中很小的矛盾将在其衍生计算中表现为极大的矛盾。换言之,现在的小麻烦将变为明日的设计障碍。

    当前电气分析方法遗漏的一个关键因素是性能和功率的权衡方法。这一点在存在工艺变异时尤为重要。“设计窗口”由性能和功率定义,但二者背道而驰。

    总的来说,高性能部件往往泄漏较高,耗能也较大,而具有低泄漏和功率标记(signature)的部件一般性能都较低。考虑到设计对工艺参数的敏感性,分析工具必需能够提供一种以内部关联的方式评估实际范围和功率及性能分布的方法。尽管存在这么多困难,有一点却很清楚,即我们已开始向真正的信号完整性发展。尽管长路漫漫,挑战不断,但把握SI分析技术的发展历程,将能够推动向65纳米、45纳米以及更先进工艺的变迁。

    (来源：电子工程专辑)