经ARM认证的Encounter RTL设计和实现流程可提高下一代移动和消费电子应用领域的生产率,并缩短产品上市时间

［美国加州圣荷塞市和英国剑桥,2006年7月31日］Cadence设计系统公司（NASDAQ： CDNS）和ARM公司[ (LSE： ARM; (NASDAQ： ARMHY) ]今天联合宣布推出业内首个基于ARＭ Cortex-A8处理器的RTL自动化设计和实现流程。这个经过ARM认证的,特别优化的流程命名为“Cadence Encounter Express Flow for the Cortex-A8 Processor”,具有业界领先的1500 Dhrystone MIPS能力,并将强大的功能集成在一个简单的、可综合的方法学中。系统级芯片（Soc）设计人员能够迅速地在下一代移动、消费电子及其它应用中使用高性能、低功耗的处理能力。这一新的流程可以帮助小型设计团队在短短数月内实现高性能的设计流片,获得可贵的产品上市时间和成本优势。

这个基于Cadence Encounter数字IC设计平台的自动化设计流程由ARM公司、Cadence Design Services,和Cadence Encounter 研发工程师们历经12个月共同开发完成。本次合作始于2005年中,并最终完成了一个90纳米工艺的参考实现用例。围绕Cortex-A8的设计,特别开发了大量的RTL综合、布局、时序和时钟的增强功能,并与最新的Encounter版本相结合于本月交付生产。

“对于纳米级工艺和500MHz以上的设计,设计流程必须针对工艺的物理特性和产品良率、功耗等因素进行精心调整。通过与ARM Artisan库和处理器开发团队的紧密合作,我们已经在该设计流程中考虑了这些因素,” Cadence公司产业联盟高级副总裁Jan Willis说,“ARM和 Cadence协力合作攻克了各种难题。借助这个设计流程,一个只有几个工程师的客户团队也能在三到六个月内完成Cortex-A8处理器的出带。”

Cortex-A8处理器具有先进的超标量管线体系结构,可同时执行多个指令,处理能力可达2.0 DMIPS/MHz。为了满足日益苛刻的消费电子应用要求,Cortex-A8可综合处理器将在90纳米工艺下实现750 MHz的处理速度。对于下一代移动设备,Cortex-A8可综合处理器将在65纳米低功耗工艺下实现500 MHz的处理速度,硅片尺寸仅为4 mm² （不包括NEON?技术、Trace技术和高速缓存）。

“Cortex-A8超标量处理器能够在低功耗的情况下为高容量移动和消费电子产品提供桌面性能,” ARM处理器部门的营销副总裁John Cornish说,“我们与Cadence设计系统公司共同开发的并经过ARM认证的自动化设计流程可以帮助我们的硅设计合作伙伴快速高效地实现基于Cortex-A8处理器的设计,并实现其性能和功耗目标。”

“为满足性能和时间进度要求而出现的极端设计挑战构成了当今独特的市场机遇”In-Stat和Microprocessor Report的首席分析师Max Baron指出,“来自ARM和Cadence的Cortex-A8处理器可综合设计流程可帮助SoC设计者更好地迎接这些挑战。现在设计者可选择频率1GHz以上的半定制物理实现方式;亦可借助ARM灵活性选择更容易的750 MHz可综合设计,缩短产品上市时间。”

“面向低功耗移动和消费电子应用的嵌入式处理器设计公司面临着工艺尺寸缩小和电池寿命有限等独特挑战,因而需要更节能的设计。设计这样的IC往往需要大型的设计团队和长达数月的设计周期,”Gartner Dataquest公司副总裁Daya Nadamuni说,“自动化、可综合的设计流程是解决这些问题的方法之一。客户的回报非常明显：更短的产品上市时间,以最高的生产效率达成性能/功耗目标。”

ARM公司的RealView 系列嵌入式软件和ESL工具全面支持ARM Cortex-A8处理器,此外很多领先的软件和工具行业合作厂商的产品也对Cortex-A8处理器提供支持,包括CodeSourcery,Green Hills,Lauterbach,Microsoft,MontaVista,Symbian 和WindRiver等公司。ARM Cortex-A8处理器的许可厂商包括Freescale、Matsushita Electric Industrial、Samsung和Texas Instruments等。

关于Cortex-A8处理器

Cortex-A8是一个13级超标量架构处理器,具有可实现更高的代码密度和性能的Thumb-2技术,用于多媒体和信号处理的NEON技术、以及可对Java和其他字节码语言的及时编译 (JIT) 与动态调适编译 (DAC)提供有效支持的Jazelle-RCT（Realtime Compilation Target）技术。此外,Cortex-A8处理器也支持可加强安全性的TrustZone技术和AMBA 3 AXI互连协议,这使之成为实现下一代应用性能的最佳选择。

关于Cadence SoC Encounter GXL系统
Cadence SoC Encounter GXL系统集成了具有基于成品率的物理实现功能和先进的新综合功能,包括自动化的物理版图估计（PLE）功能以解决65纳米的设计挑战。Encounter低功耗设计流程能够实现多供应电压和多阈值电压（Vt）的无缝设计。Cadence Encounter Express可综合设计流程也包括SoC Encounter自动版图布置器,全局物理综合（GPS）技术,Encounter RTL Compiler综合,NanoRoute布线器、验证和芯片收工技术。CeltIC纳米级延迟计算器（NDC）和VoltageStorm 静态分析技术可实现具有sign-off质量的基于SI和IR的时序分析。