导航:设计人员经常试图组合多个模数转换器 (ADC)，目的是提高有效采样率。尽管快闪转换器（仍然是最快的 ADC 体系结构）在高速制造工艺诞生之前就已经问世了，但工艺技术的种种限制使早期的快闪转换器局限于 10-20Msps 的范围。今天，我们拥有了一些允许以千兆赫兹速率采样的工艺速度和体系结构。（这类产品的一个例子就是美国国家半导体公司的 ADC081000，这是一种 8字节1Gbps 的 ADC）。
然而，由于各种工艺技术和架系结构技术给予了我们更高的速度，设计人员能够拥有如此快速产品这个事实促使人们向往更高的采样率。为了获得这些更高的采样率，设计人员有时试图使用二至四个 ADC 元器件并组合其输出。让我们来检验这是否可行，以及可能会遇到的问题。
高速 ADC 一般是在一个时钟边沿对输入信号进行采样：或者是上升沿，或者是下降沿。这意味着每个时钟周期有一个样本，而 ADC 采样率就等于 ADC 的时钟速率。为了在称作“交错操作”的过程中组合两个 ADC 的输出，需要在时钟信号的两个边沿都进行采样，意味着提供给一个 ADC 的时钟信号必须与提供给另一个 ADC 的时钟信号呈 180° 异相。然后，这两个 ADC 的输出被多路复用，以便提供一个有效的采样率，它是每个 ADC（见图 1）采样率的两倍。为了把组合两路 ADC 输出的相关问题减少至最低程度，应使用两个相同的器件，以及两个彼此刚好为 180° 异相的时钟信号。如果时钟信号偏离这个相位关系，就会导致组合的 ADC 输出中出现尖峰（如图 2b 与图 2a 比较所示）。在本例中，在大约 280MHz 观察到了一个尖峰。注意：尽管 THD 未受严重影响，但 SFDR 退化了，这使 SNR（信噪比）、SINAD（信号对噪声加失真之比）、ENOB（有效字节数）随之退化。
当试图交错操作三四个 ADC时，这个问题变严重了（如图 3 所示），在其中，四个 ADC 被交错操作。注意：本例中有三个尖峰。尖峰是不属于输出的频率分量。它也许是输入频率的谐波，也许不是。
即使两个 ADC 之间的相位关系正确，也仍然存在偏移和增益匹配的问题。使被交错操作的 ADC 之间的偏移不同，就会在净采样率一半的位置产生一个尖峰（见图 4）。如果交错操作更多的 ADC，那就会产生更多的尖峰。
> 图 1 文字及译文
Interleaving ADCs：交错操作多个 ADC
ADC1 Clock：1 号 ADC 的时钟
ADC2 Clock：2 号 ADC 的时钟
Combined Sampling：组合采样
Figure 1. Interleaving …：图 1：对两个 ADC 进行交错操作的过程，就是在第一个 ADC 的各个样本之间的正中间，利用第二个 ADC 来填充数据。
图 2 文字及译文
A. Interleave … ：A. 在适当的相位关系下，对采样进行交错操作
B. Interleave …：B. 在相位误差为 1%（3.6 度）的情况下，对采样进行交错操作
Figure 2. …：图 2：时钟信号的相位关系很重要
Figure 3: …：图 3：四个 ADC 的交错采样，相位误差各不相同
Figure 4: …：图 4：多个被交错操作 ADC 的不同偏移将在净采样率一半的位置产生尖峰
使各个被交错操作 ADC 的增益各不相同，就会在时钟频率的各个分谐波产生尖峰，由输入频率来进行改变（见图 3）。然而，如果增益误差和偏移误差都不同，就可能导致性能十分差，以至于交错操作的三个或更多 ADC 可能毫无用处。 实际上，仅仅交错操作两个 ADC 也可能产生很糟糕的结果，以至于组合毫无用处。
幸运的是，目前很多 ADC的采样率都超过 100Msps，并且带有高得多的采样率，用于分辨率较低的情况。对于 8 字节的应用，有 Gsps（每秒千兆样本）级的 ADC 可供利用。例如，美国国家半导体公司的 ADC081000 就是针对 1.0Gsps 的采样率，并且在 1.3Gsps 的情况下也能工作得很好。该器件的双通道版本是 ADC08D1000，也是针对 1.0Gsps，在 1.3Gsps 的性能往往也很好。该产品系列的好处是其自校准特性，使偏移误差、增益误差和线性误差被降至最低，因此，如果它们之间的采样时间关系很精确，那么对它们进行交错操作并且不产生尖峰就容易得多。
然后，仍然存在这个问题：开发一些对于两个或更多转换器具有恰当的相位关系的时钟信号。不过，这个问题已经被双通道的 ADC08D1000 解决了，单个晶粒上的两个转换器能被交错操作，以便产生一个总的采样率，它是提供给该芯片的时钟速率的两倍。
它的实现方式是让晶粒上的其中一个 ADC 在时钟的上升沿采样，让晶粒上的另一个 ADC 在时钟的下降沿上采样，从而使采样率倍增至 2.0Gsps。这被称为“双沿采样”(DES)。图 5 显示了优异的结果，是 DES 方式的 ADC08D1000 的一个 FFT。
ADC08D1000 包含一条相位调整电路，它能自动调整晶粒上的两个 ADC 之间时序的相对相位，从而使其它情况中可能产生的尖峰降至最低程度。凭借 200MHz 输入频率，ADC08D1000 在正常（非 DES）模式中产生的 ENOB 为 7.5。在 DES 模式中，ENOB 为 7.3。这是在 2.0Gsps时非常卓越的性能。
使用交错操作的 ADC，给电路设计人员带来了相当大的挑战，但 ADC08D1000 的双沿采样能力消除了交错操作的相关问题，产生的性能比 2Gsps 领域的其它任何解决方案更优胜。
Figure 5: …：图 5：ADC08D1000 晶粒上的两个 ADC 能被交错操作，并且不产生大的尖峰，使其额定的 1.0Gsps 采样率增倍
如欲阅读更多的资料，请浏览 edge.national.com。National Edge 是在线技术期刊，它包含众多设计理念、应用注释并提供其它信息的链接。
Figure 3: …：图 3：四个 ADC 的交错采样，相位误差各不相同
Figure 4: …：图 4：多个被交错操作 ADC 的不同偏移将在净采样率一半的位置产生尖峰
使各个被交错操作 ADC 的增益各不相同，就会在时钟频率的各个分谐波产生尖峰，由输入频率来进行改变（见图 3）。然而，如果增益误差和偏移误差都不同，就可能导致性能十分差，以至于交错操作三个或更多 ADC 可能毫无用处。实际上，仅仅交错操作两个 ADC 也可能产生很糟糕的结果，以至于组合毫无用处。
幸运的是，目前很多 ADC的采样率都超过 100Msps，并且带有高得多的采样率，用于分辨率较低的情况。对于 8 比特应用，有 Gsps（每秒千兆样本）级的 ADC 可供利用。例如，美国国家半导体公司的 ADC081000 就是针对 1.0Gsps 的采样率，并且在 1.3Gsps 往往也工作得很好。该器件的双通道版本是 ADC08D1000，也是针对 1.0Gsps，在 1.3Gsps 的性能往往也很好。该产品系列的好处是其自校准特性，使偏移误差、增量误差和线性误差被降至最低，因此，如果它们之间的采样时间关系很精确，那么对它们进行交错操作并且不产生尖峰就容易得多。
然后，仍然存在这个问题：开发一些对于两个或更多转换器具有恰当的相位关系的时钟信号。不过，这个问题已经被双通道的 ADC08D1000 解决了，单个晶粒上的两个转换器能被交错操作，以便产生一个总的采样率，它是提供给该芯片的时钟速率的两倍。
它的实现方式是让晶粒上的其中一个 ADC 在时钟的上升沿采样，让晶粒上的另一个 ADC 在时钟的下降沿上采样，从而使采样率倍增至 2.0Gsps。这被称为“双沿采样”(DES)。图 5 显示了优异的结果，是 DES 方式的 ADC08D1000 的一个 FFT。
ADC08D1000 包含一条相位调整电路，它能自动调整晶粒上的两个 ADC 之间时序的相对相位，从而使其它情况中可能产生的尖峰降至最低程度。凭借 200MHz 输入频率，ADC08D1000 在正常（非 DES）模式中产生的 ENOB 为 7.5。在 DES 模式中，ENOB 为 7.3。这是在 2.0Gsps时非常卓越的性能。
使用交错操作的 ADC，给电路设计人员带来了相当大的挑战，但 ADC08D1000 的双沿采样能力消除了交错操作的相关问题，产生的性能比 2Gsps 领域的其它任何解决方案更优胜。
Figure 5: …：图 5：ADC08D1000 晶粒上的两个 ADC 能被交错操作，并且不产生大的尖峰，使其额定的 1.0Gsps 采样率增倍
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如欲进一步查询有关美国国家半导体ADC产品的资料，可浏览 http://www.national.com/CHS/appinfo/adc/ 网页。