Cadence设计系统公司近日宣布,富士通有限公司已经采用Cadence  Encounter  Timing System（ETS）进行其设计实现流程的时序分析。ETS为90纳米及90纳米以下的设计提供了卓越的sign-off时序精确性、可用性以及功能性。

　　Encounter Timing System提供了全功能整合的静态时序分析（STA）和信号完整性（SI）分析,提供了物理实现、优化和时序sign-off的一致性。ETS建立于Cadence的业内领先的SI sign-off解决方案、Encounter CeltIC® Nanometer Delay Calculator （NDC）,并进一步拓展,包含了sign-off STA延迟计算,以及广受好评的基于Encounter的全局时序调试功能,用于对时序及其他问题进行简单并迅速的识别和优化。

　　“在多个产品设计中对ETS评估和测试之后,很明显ETS在sign-off精确性、性能设置和生产效率方面都存在优势。”富士通电子器件业务单元设计平台开发部总经理Satoshi Andou说,“ETS满足了我们对时序sign-off的要求,目前我们已经将ETS应用于ASIC设计实现流程。我们同时期待着与Cadence进行统计学STA的进一步合作,以消除因工艺的不一致性导致的时序悲观因数。”

　　“为满足时序sign-off要求,Cadence与富士通已经合作了好几个月。我们非常高兴富士通这样一家全球领先的ASIC供应商选择采用并支持Encounter Timing System进行时序sign-off。”Cadence研发部全球副总裁Wei-Jin Dai说,“通过使用ETS,我们为富士通提供了从网表到GDSII的一套完整的系统级芯片设计平台。”