在65nm节点,IC设计成本和设计团队规模的增加,为EDA产业呈现了一个发展机会。据International Business Strategies公司执行长Handel Jones的观点,如果EDA产业能够提供生产率更高的解决方案,让客户不必持续增加人头数就能够做65nm设计,那么EDA产业的成长率就可望增加。

      “EDA业者该做的事情就是去看看目前设计团队的人数,然后思考如何透过提供生产率更高的工具,来减缓或减低人头数的增加。”Jones认为,EDA市场的发展比IC产业要快;他在1996年就曾经说,半导体公司的研发支出大约占收入的5.5%,而到2010年该数字将成长至14%,其中一些公司的甚至可能高达20%到25%。

       “IC设计公司不能再继续增加研发人员,”Jones表示：“他们必须让工程师提高生产率,为此,提高EDA工具的生产率是EDA业者该做的事。”

       Jones认为,随着芯片制造商采用像电压岛(voltage islands)和后偏置技术(back biasing)来管理泄漏电流(leakage current),65nm晶圆量产将比原先认为的时间要快得多。而他表示,各公司已经自动自发地采取“重大的让步(significant compromises)”以实现更高的65nm闸密度,包括在芯片面积和性能中的折衷,以及转向多核心架构。 ”

       Jones认为,泄漏电流正成为65nm芯片设计工程师面对的头号问题;芯片设计工程师目前最为关心的是功能验证(functional verification)和时序收敛(timing closure),但是随着特征尺寸的缩小,他们预期管理泄漏电流将成为他们最为关心的问题。

       “我们认为,为了解决该领域的问题,需要全新系列工具和环境,”Jones表示：“这是一组全新的变量──你如何折衷电流和频率？你如何做那些折衷,是一件应该在设计开始就应该做的事情,而不是到后端才做。这是一个根本变化。”

       Zenasis是着重于为该领域提供方案的公司之一;该公司采用拥有专利的“混合最佳化(hybrid optimization)”技术来分析逻辑、实体和晶体管等级的设计。根据Zenasis总裁兼执行长Dennis Harmon的观点,各公司正艰难地作出折衷,以减轻65nm及其以上节点的泄漏电流问题。

       “但是,你不能以牺牲频率的代价来改善泄漏功率,”Harmon表示：“我得说,不管你在哪一个设计节点,你都会关注工作频率。没有人想让系统的执行慢下来,人们总是想让系统跑得更快。”

        Jones表示,65nm设计的效率不彰,其面积和成本的增加以及所达到的性能速度,低于芯片制造商的期望,种种因素将：“使IC供货商说“我们需要更好的工具并要跟EDA产业建立不同的关系。”

        设计成本－─在典型情况下是随着设计类型的改变而改变──在65nm节点是随着计划团队规模越来越大而呈现成长之势,Jones表示。他估计在65nm节点,计划管理成本占总设计成本的20%到25%,比90nm的12%到15%大幅上升。

       Jones还指出,有多种产品都被称为65nm设计。例如,闪存制造商,透过测量特征尺寸的半接脚间距(half-pitch),来划分制程及节点;这种划分方法比英特尔(Intel)和其它逻辑制造商所采用的保守方法更为积极。

       “在生产制程中,英特尔可能领先业界12到18个月,如果你逐个比较的话,“Jones说。他估计在2005年有41个设计开始采用65nm,今年则将有127个,而2007年将增加239个。这些设计当中,有些是非实际产品的测试芯片。“现在有可能量产的设计就有30到40个,到年底,大约有60到70个设计将量产。”他表示。

       Jones指出,造成65nm设计成本高昂的部份原因是该设计节点尚处于非常初级的阶段。他希望成本有所降低,但是,不会像以前的节点下降得那么快。“我们已经看到一些成本的下降,但是,你必须做的验证计划的数量却非常广泛,”Jones说：“我们已经看到每一个设计验证成本急遽成长。”

       Harmon表示,Zenasis的ZenTime工具有助于消费者缩短其达成频率目标所花的时间,不必花费数个月的宝贵时间。“当跨入以行动设备为主流的时代,现在业者必须着重在频率和功率之间作出折衷,”Harmon说：“当你转向65nm及以下制程时,那就不仅仅是打开或关闭电源的问题了。”

       各公司正利用各式各样的技术来克服泄漏功率问题,Harmon说,包括多电压阀值(multi-voltage-threshold)设计,以及电压岛和后偏置：“ 凡是你说得出的,他们都会去尝试。”