随着系统的日趋复杂,在降低成本和缩短设计周期的压力下,系统设计正向着高效率、模块化和简洁的方向发展。当需要在应用中实现某项功能时,设计人员通常会根据成本和设计的简洁性,对市场中能够满足系统需要的解决方案进行选择。
一般地,系统上电之后,其中的元件必须进行初始化,还需要运行一些系统监管任务,比如设置微处理器环境、进行关键的系统启动任务,以及在系统电压稳定前,即上电电压攀升过程中的控制操作。在复杂的系统中,系统的监管任务可能包括配置内存块;系统初始化任务可能包括微控制器地址总线译码、对多系统元件的各种时钟进行合成和分配、分配复位或使能信号、管理总线活动传输以防止数据错误,以及执行对时序有较高要求的任务,将处理器的初始化时间减至最少。

图1 典型的系统上电运行过程

图2 半导体器件上电行为的分类系统
有些应用要求系统能快速完成初始化,以便即时进入工作状态。这类应用包括执行紧急操作的医疗和工业应用,如生命救助设备。采用电池供电且经常要上电和关电的便携式设备也需要缩短初始化时间,以提高产品的可用性。其它要求在上电后即时进入运行状态的应用还包括汽车引擎的启动控制,以及一些军事应用,如导弹发射的启动控制。
一个系统往往由多个相互关联的元件组成,而设计人员的任务就是要确保所有元件能一起协同工作。在系统的关键路径上选择上电即行（live at power-up,LAPU）器件,对实现高效系统非常重要。如图 1 所示,LAPU器件在系统电压达到其额定工作电压的下限前 (称为上电阶段) 已经能够正常工作,而其它器件必须在上电完成后才能工作。如果选择带有集成PLL的LAPU器件来进行时钟分配任务,不但能减少整体的系统启动时间,还省去了独立的 PLL。
PLD（可编程逻辑）器件由于具有上市时间短、系统内编程 (ISP)、使用方便和能够快速构建原型等优点,因此得到了广泛的应用。采用更先进的工艺可以大幅削减PLD器件的成本,在系统设计中,PLD器件已经开始逐步取代上电即行的 ASIC 器件。
若系统需要采用PLD器件,设计人员应该考虑具有LAPU功能的器件,降低系统的尺寸和成本。
PLD器件需要配置存储器来启动器件的工作。基于非易失性存储器技术的PLD器件,如 Flash、EEPROM 和反熔丝等,会将其配置存储于芯片中。这样便无需下载配置,使PLD器件可以像 ASSP 和 ASIC 一样直接工作。
基于SRAM 的易失性PLD器件在每次上电时都会从睡眠状态中被唤醒,并需要从外部的非易失性存储器件中下载配置。此外,还有一些具有SRAM FPGA架构及片上非易失性存储器的混合式SRAM 器件,每次上电时,它们必须在内部加载配置。配置完成后,才能根据客户的应用进行工作。如果关电,或是意外断电,混合式器件中的配置就会丢失,需要在下次上电时重新加载。
LAPU PLD器件能简化设计,有利于完成系统初始化、设置系统环境及执行微控制器及其它系统操作的准备工作,因此能够缩短系统的初始化时间。这些PLD器件还能完成其它设置工作,如配置系统内存、为系统板卡上的元件提供稳定可靠的上电顺序、向各器件分配时钟,以及管理接口和总线。这样就提高了系统的设计效率,减少了元件数目,并降低了系统功耗。
Actel 运用针对系统中半导体器件上电行为的分类系统,可帮助设计人员根据各种器件在系统上电阶段的运行情况和功能,来选择合适的PLD器件,如图2所示。
能在系统加上电压到完成上电 (电压已达到系统工作电压的下限并趋于稳定) 期间工作的器件被视为 0 级LAPU器件。满足 0 级 LAPU 的器件包括非易失性存储器(NVM) PLD、ASIC 和一些 ASSP。1级LAPU器件需要下载配置或更高的系统电压下限才能工作,它们在上电完成后才能工作。这些器件一般是 ASSP 或其它能配置存储器或接口的器件。在系统环境完成初始化,而且时钟、复位、接口和存储器都准备就绪后才能工作的为2级LAPU器件。
经测试,反熔丝FPGA（0级LAPU）加电后进入工作状态的速度比SRAM FPGA（2级LAPU）通常快达 4000 倍。混合式 (SRAM 加 NVM) FPGA 在每次上电时都必须进行配置,并在上电后达到 1 级 LAPU。虽然Flash FPGA（0 级 LAPU ）的升压时间稍长,但一般也比混合式 SRAM FPGA 快 20~40 倍。
测试中,非易失性 FPGA 始终都能够在上电前工作,而且,从加电到工作所需的时间与器件的逻辑尺寸无关。SRAM 和混合式器件从加电到工作所需的时间较长。由于器件配置的大小与器件的逻辑密度相关,因此,NVM 和 SRAM 之间的差别在高密度的器件中更为明显。
除了能简化系统设计外,LAPU 功能还有助于减少板卡上的元件数目、降低功耗、减少系统整体成本及提高系统可靠性。
如果采用基于SRAM的FPGA,那么系统中可能需要增加许多额外电路。除了启动PROM 和/或用于存放配置代码的存储器外,还需要LAPU CPLD 来进行系统配置和监管工作。系统上电后需要产生时钟和复位信号,以完成板卡上元件的初始化。这些问题将会增加系统设计的复杂性和成本,同时延缓产品的开发进度。
采用非易失性FPGA便能简化板卡和系统设计,并且降低成本。与采用2级LAPU器件相比,采用0级LAPU器件能将平均系统成本降低1/3。
0 级 LAPU 的 FPGA 能够满足那些要求初始化时间短、终端用户在上电后即能应用产品功能的设计需求。这类FPGA能执行微处理器地址译码,FPGA 中的PLL能立即进入工作状态,无需外部CPLD及额外的晶振和复位处理电路,使系统设计更加简单、高效。同时,0 级 LAPU的FPGA还能通过减少元件数来降低整体成本,提高最终产品的可靠性。