不同的市场相同的设计
　　内部CPU结构和微处理器外部连接的技术推动力,在以往一直是工作站、微机、服务器等主流计算装置。通信是与计算机差别很大的一种应用,但微处理器结构尚未适应通信发展的需要。
　　目前的网络设备中所使用的微处理器当初是为工作站设计的。事实上,绝大多数第一代联网设备与工作站非常相似,只是具有不同的包装和单一应用要求。在微机中,CPU与控制器层和I/O层或线路卡相连接。早期的路由器仅仅是具有网络接口的计算机,该接口将来自物理层的电信号转换成包数据。因此,微处理器负责执行所有联网功能,包括运行操作系统、管理网络及决定包路由。
　　随着网络速度的增加和功能超越交换与路由选择的范畴,此I/O层就需要更高的智能程度。在高线路速率下由处理器进行路由选择的同时,发送每个包给处理器并执行网络作业已不再可能。CPU已经超载,以ASIC或FPGA形式的特种电路被设计为协助微处理器完成包处理。此时,网络设备内的处理已被分成控制平面和数据平面两类,操作系统和网络应用驻留在控制平面内,数据平面负责包数据的分析和操作。
　　在现代网络设备中,一个处理器用于运行操作功能,而其他分布式处理器则起着数据平面内的辅助作用。然而事实依然是,当前一代设备中使用的所有处理器均为针对计算机而非网络应用而设计和优化,这就使得系统设计者不得不在控制平面和数据平面内使用同类CPU和CPU互联。此CPU设计在诸如OC-3和OC-12的较低线路速率下是高效率的。举例来说,PMC-Sierra的RM7000微处理器,目前用于思科公司的7000系列路由器的数据路径,以线速进行包处理。
　　尽管控制平面处理可由计算机式微处理器高效率地完成,OC-48及更高线路速率和不断提高的包处理功能要求,在传统微处理器的能力和数据平面的需求间造成差距,这种差距导致了称为“网络处理器”的新处理解决方案的问世。

图形处理指明了方向
　　联网用微处理器的演变与图形行业中微处理器的演变是类似的。随着显示器要求更多的图形功能且显示分辨率按几何级数增长,修改ASIC的速度就落后于形势的要求。此时,为了提供更佳的图形性能和满足最新标准,人们推出了可编程图形解决方案。当时通用型CPU被要求处理高速重复性比特水平作业,这对于微处理器来说并非所长。此类解决方案最终在市场中落败了,这是因为配备高速ASIC的快速CPU成本较低且速度更快。如此一来,新一代ASIC和软件功能的标准化,就成了取代可编程图形引擎的主要原因。

　　今天的通信市场面临着类似情况。我们目前正处于网络应用微处理器开发的第二个阶段。鉴于每一代新的标准微处理器从开始设计到投放市场需要约三年时间,诸如网络处理器等垂直的第三代CPU已经在填补由目前的通用型微处理器造成的性能缺口。PMC-Sierra公司正在朝向第四阶段迈进,在此阶段,为适应联网设备市场而得到修改的通用型微处理器与包处理的专用ASIC组合将会出现。

仍难达到OC-48线速
　　去年,一体化的可编程解决方案号称具有OC-48能力,但现在,网络处理器生产厂商正在接受其处理能力的现实,并且已经只是宣传OC-12的线速性能。为了交付OC-48应用所需的第2层至第7层处理能力,在数据路径中使用网络处理器系统的设计者,不得不考虑让包离开数据路径而到达某个固定功能协处理器。
　　网络处理器这个术语被用于描述范围巨大的数据平面用处理解决方案。一些设计采用了组桶结构,在此每个包被一条特种处理器链一次处理一小部分,而其他设计则使用平行处理器来平行处理许多包。还有一些设计模仿了当代高性能ASIC,在寄存器编程的管道中提供多项固定功能。尽管所用的方式各不相同,人们的目标是在标准化包处理方式的同时,能够通过软件添加功能。
　　网络处理器计划用纯粹的可编程解决方案同时取代通用型CPU和ASIC。尽管专用型网络处理器在编程能力上具有特定优势,但也有严重的不足。问题的核心是CPU可以比较快地完成许多功能,但不能极快速地完成任何功能。网络处理器可以很好地完成一些任务,但重复性高速处理功能并不在此列。
　　当网络处理器开始试图向OC-48领域迈进时,这一点就突出出来。在此数据速率下,运营商为了避免带宽商品化,需要提供具有内容识别能力的IP服务。诸如入侵检测、负载均衡、服务质量(QoS)等具有内容识别能力的服务项目,都需要以线速对每个包进行第2层至第7层检查和处理。即使处理器的时钟速度以摩尔定律的速度增加,通信线路速率的增加要比处理器处理数据能力的增加快得多。举例来说,在10Gbit/s速度下,1GHz的处理器可执行64个指令以处理一个64字节包,对于任何有实用价值的服务来说,这样的性能和扩展能力都是不够的。

硬连线的ASIC可以提高性能
　　与此相对照,能够以线速执行诸如分类、查表、成帧、转送等重复性固定功能的ASIC已在市场中出现。网络处理器无法向OC-48及更高速度扩展的事实表明,更多的第2层至第7层功能必须由硬连线ASIC处理,方能实现交付具有内容识别能力服务的扩展能力、速度及成本目标。目前,数据路径内的最佳解决方案是使用ASIC或协处理器来实现快速的标准功能,并让该ASIC与处理器紧密配合以执行其他功能。
　　 PMC-Sierra公司的ClassiPI可提供高达第7层的硬件分类,是使用ASIC协助现有网络处理器实现OC-48能力的一例。在数据平面的现有结构中,网络处理器将包卸载给不在数据路径上的ClassiPI。ClassiPI将执行报头或内容分类查找,然后将结果发回该处理器。借助于ClassiPI,此功能的执行速度是只用网络处理器的10倍。

数据平面的演变
　　在数据平面内,数据路径中的网络处理器最终将被与通用型CPU紧密连接的专用ASIC所取代。ASIC负责以低成本在线速下处理标准的重复任务,下一代微处理器将提供完成诸如第一路径失败和操作系统管理等常规和例外处理所需的高性能和灵活性,如此就可缩短等待时间和降低复杂性。
　　现有的通用型处理器具有可移植、可维护软件的灵活性,但缺乏更高数据速率所需的性能。与此相反,网络处理器需要与其基础结构密切关联的类似微程序的特制软件,但与当现在的通用型微处理器相比具有更好的性能。最佳解决方案是将二者结合起来。

下一代的微处理器
　　为了使微处理器在目前的OC-48及未来的OC-192和OC-768网络应用中有实用价值,设计人员必须考虑到控制平面和数据平面所面临的未来挑战,并且必须根据网络的要求优化性能。PMC-Sierra公司目前正在用新的RM9000x2多处理器淘汰高性能联网用单CPU微处理器结构,此多处理器能以吉赫兹频率同时运行两个基于MIPS的处理器。
　　控制平面的微处理器始终对提高系统性能和缩短等待时间起着决定性作用。但网络设备的设计人员需要让这些更快的器件消耗较少的板上空间和功率。IP路由器、远程接入应用或高性能服务器的控制平面微处理器需要优化的I/O,以便高效率地与其他包处理构件连接。
　　PMC-Sierra公司在其新的多处理器上集成了一个DDR SDRAM内存控制器以缩短等待时间,一个下一代I/O总线HyperTransport以实现高速低管脚数数据流,以及一个老式SysAD I/O总线以连接为数众多的标准系统周边设备。0.13μm工艺令PMC-Sierra能够在增加一个处理器和多个接口的同时降低其面积,也将处理器的功耗降低到5W以满足市场的要求。
　　数据平面设计人员也需要下一代的I/O和老式I/O以提供由高速CPU至线速数据路径的直接连接。此外,着重改善数据平面性能的设计人员想要有供其微处理器使用的标准软件构筑元素。通用型CPU可通过多个现有的第三方应用程序而提供人们熟悉的解决方案,从而降低编程复杂性。PMC-Sierra公司迄今已经生产了五代MIPS处理器,包括RM9000x2。MIPS结构是一种经过验证的C语言编程处理器,可利用以往设计为数据平面添加必要的功能。
　　下一代微处理器为了在未来的数据平面中占一席之地,也必须解决多处理瓶颈,以充分利用联网中固有的平行性。参照联网结构,PMC-Sierra设计了一个CPU交换通道,令数据能够以CPU内核频率在两个处理器之间传送。一个单独的交换结构也包含在内,以消除总线结构中代价高昂的瓶颈,为CPU、内存、I/O设备之间提供最快的连接能力。此基于交换的同时传送结构保证了所有数据分享的路径,无论是缓存、内存或指令,均具有优化的性能。
　　0.13μm工艺目前允许PMC-Sierra将两个GHz CPU和内存接口集成在一个芯片上。这种新型多处理器结构为未来的网络提供更强的处理能力。