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意法半导体宣布该公司被任命为欧洲新的集成电路研究项目CLEAN（NanoCMOS 系统芯片泄漏功率控制）的负责人。 这个为期三年的研究项目是由欧洲委员会提供资金的,项目目标是探讨65nm以下CMOS设计的泄漏电流的控制方法,延长电池使用寿命,降低电子产品功耗。
随着65nm以下制造技术的芯片的快速发展,降低泄漏电流成为一个越来越重要的问题。电路设计工程师承认,如果不能找到并采用一个适当的对策,泄漏电流将是影响下一代电路及系统呈现精彩纷呈的应用性能的主要障碍。
要想在市场上取得成功,进而在65nm以下的芯片制造能力上居领先水平,如何降低泄漏电流着一问题,必须在设计范畴内得到解决,因为连续的改进制造工艺无法克服下一代半导体产品不断上升的泄漏电流。
在这个项目下开发出来的新一代泄漏功率模型、设计方法及技术和原型ＥＤＡ（电子设计自动化）工具可望能够有效处理泄漏问题,即便是在非常复杂的系统中,也能最大限度地降低功率泄漏。
在CLEAN项目内,ST将管理协调一个由14个欧洲合作伙伴组成的研发联盟的全部活动,这些成员组成了一个独一无二的技术能力组合（半导体厂商、ＥＤＡ厂商和享誉全球的科研院所）,同时,ＳＴ还可以适当地调配所需资源,以确保全部的项目目标都能取得成功。
“ CLEAN项目将有助于解决65nm以下技术节点的技术缺陷,特别是泄漏电流、制程变异性和可靠性低等技术难题,”CLEAN项目的负责人意法半导体先进系统技术部研发项目经理Roberto Zafalon表示,“这个项目的开发成果将有助于降低下一代芯片的功耗,同时还能提高设计效率,进而加强对这些芯片的更高复杂性的管理能力。”
CLEAN项目的开发成果预计会跨跃从建模到优化、从设计方案到设计方法及工具等低泄漏设计的不同层面。因为项目参与者的特殊的技术能力组合,以及欧洲委员会的大力支持,CLEAN的开发成果将会给欧洲纳电子行业在不同应用领域（如消费电子和ＥＤＡ工具）的进步带来巨大的商机。
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