虽然铜电阻随线宽缩小而不断变化的问题一直困扰着半导体工业界，但根据来自Sematech和Novellus主办的半导体专题研讨会与会者的观点，铜电阻在45纳米节点上的表现似乎是可以确定的，芯片设计者们为了能够调整金属线宽很可能采用分级的设计工作环境。其中隐约呈现的铜电阻的相关问题是：随着金属导线缩小，当横截线宽接近平均电子自由程时铜电阻会显著的增加。
　　Sematech互连技术部先进材料研发项目组经理Andreas Knorr说：“根据物理学的基本原理，随着线宽减小，金属铜的电阻必然会增大并且这将产生一些急待解决的关键问题。假设芯片制造商愿意承担额外的费用和提高芯片设计的复杂程度，多方面对工艺进行优化可以减少大约5-15%的问题。”
　　线宽在90纳米线以下，由于在晶粒边界和交界面上电子散射的增加，铜的电阻值也会明显提高。电阻增大将急剧减小乃至抵消使用低介电材料带来的低电容的优势，这一问题已经被业界广泛关注。
　　“远在第一个集成电路出现以前，学术界就对极薄的导线将导致电阻增加表现出了浓厚的兴趣，” Novellus的Ron Powell说，“我们已经成功的缩小CMOS器件的尺寸，而现在我们不得不认真考虑由于缩小线宽而产生的实际问题。”
　　“具有讽刺意味的是利用铜取代铝作为导线加速了这一问题的恶化，当线宽接近技术节点时，铜的电阻随线宽减小而变大的尺寸效应更为明显。无论怎样，这个问题是材料、工艺、设计等若干方面因素的集中体现，” Powell说，“正是基于这个原因，Novellus和Sematech共合作召开了这个研讨会，提高对这一问题的认识，并致力于寻求解决的方案。”
　　研讨会把重点放在两个有希望能够适度减轻电阻效应的“工艺改进点”上：
　　● 通过减薄扩散阻挡层的厚度，使扩散阻挡层的体积最小化
　　● 扩大铜晶粒的尺寸可以减少由晶粒边界引起的电子散射，提高电子流动的流畅性
　　图1和图2显示了对铜电阻的研究结果，其中包括了对铜过淀积、电化学电镀过程以及电镀后煺火工艺影响铜电阻的研究。

　　与会者相信使用分层设计规则将允许铜电阻能够满足45纳米的技术需求，这种设计方案可以尽可能降低由于工艺变化导致的线条电阻差异。这些差异很可能源于线宽漂移、化学机械抛光工艺中金属导线凹陷或金属/绝缘介质腐蚀引起的线条横截面厚度的变化。同时，专家们提醒由于较小的晶粒尺寸和较高的金属面积与体积的比率将使可靠性成为焦点问题。
　　“根本的解决方案很可能是采用较短的金属导线以及三维的互连技术。” Sematech金属互连部主管Sitaram Arkalgud说。但是他补充，尽管金属铜存在着这种固有的材料问题，但是研讨会上仍然很少有人会赞成将金属导线改回到先前已经被铜取代的金属铝上面。
　　Arkalgud说Sematech将引领合作伙伴以及半导体工业界不断探索在32纳米乃至22纳米技术节点时行而有效的电阻解决方案。