先说read,可以读入包括verilog Vhdl在内的其他文件，如edif,db,pla等，而且这些文件只能用read命令读入。读入的设计被转移成相应的布尔函数表达存放在内存中。

再说Analyzer 和elaborate。这是一对命令，读入设计要一起使用。Analyzer对verilog 和VHDL文件进行编译，对代码进行语法和可综合性检查，而后将编译结果保存在由用户指定的目录下;elaborate在把编译的结果载入DC，并转译成相应的布尔函数的表达。

两者的区别：1.read可以载入synopsys的所有数据格式，而A&E只支持verilog 和VHDL
                        2.在读入设计时，如果被调用的模块含参数定义，而在被调用的过程中重新赋值，则必须使用A&E载入。