产品说明：

Libero 6.3软件提供安全的设计流程 - 从综合直至实施 - 以便将Actel的CoreMP7 (软ARM7系列处理器) 集成到Actel的单芯片非挥发性现场可编程门阵列 (FPGA)中。这款强化的软件还可自动实现I/O电压分配任务,并支持Actel的新型RTAX4000S器件。
Libero 6.3提供先进的块级方法,让设计人员围绕CoreMP7聚集IP,并以可预测的时序和验证操作,将其映射在Actel的ProASIC3/E FPGA结构中。Libero 6.3紧密集成了来自Magma Design Automation、Mentor Graphics和Synplicity的业界领先的第三方工具,使到集成了CoreMP7的设计可实现无缝的综合、验证和物理综合。Synplicity和Magma Design Automation的综合和物理综合工具中均有先进的黑盒子支持功能,能够实现安全的设计流程,而Actel专有的工具则提供现代化的加密技术,保护具价值的ARM7 IP免遭非法存取。Actel的工具还提供所需的时序分析和布局功能,以简化和加速采用CoreMP7的系统设计。
Libero 6.3提供增强的时序和布局功能,能促进更佳的设计实施和提高设计人员效率。SmartTime时序分析环境现具有"强化的最小延迟" (Enhanced_Min_Delay, EMD) 功能,这个全面的工序首次将精确的保持时间分析功能引进于FPGA设计领域中。EMD能省去实现最小延迟的过度保守操作,以改进系统设计的时序收敛。这种显著的性能提升以独特方式为SmartTime用户带来优势,通过更全面的方法来验证内部和芯片至芯片级别的设置和保持时序。
Libero 6.3还采用先进的匹配算法,自动进行I/O电压分配,缓解以处理器为基础复杂设计的耗时工序,来优化I/O配置。这种新的I/O库分配器在布局过程中,可以自动将VCCI电压和VREF引脚分配至合适的未获分配的I/O中。将这种先前以人手完成的过程自动化,可以简化FPGA设计,尤其是包含多达80个不同种类I/O的复杂器件。Libero 6.3还提供所需的工具,针对采用Actel全新RTAX4000S器件的新一代高可靠性太空设计进行定标、布局和验证操作。