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德州仪器推出采用65 纳米工艺的无线数字基带处理器 |
| 发布时间:2005年3月25日 点击次数:287 |
| 来源:今日电子 作者: |
TI 首席技术官 Hans Stork 博士指出：“TI 的 65 纳米工艺技术使我们能集成数亿个晶体管,以支持紧密集成的SoC (片上系统) 解决方案中的模拟与数字功能。TI 针对无线市场推出了业界第一款采用 65 纳米工艺技术的产品,使移动客户能够在功耗更低、尺寸更小的芯片上对最先进的应用实现更高的处理性能。” 65 纳米创新工艺将延长电池使用寿命 随着先进的多媒体及高端数字消费类电子功能不断提高对处理性能的要求,因此我们必须致力于低功耗半导体技术,这一点尤其重要。为此,TI 在其 65 纳米平台上实施了一些创新的电源管理技术。 TI 首先推出了 SmartReflex™ 动态电源管理技术,它可根据用户的性能要求自动调节电源电压,有助于控制诸如 TI OMAPVox™ 处理器等器件的功耗。通过采用 SmartReflex,我们可以密切监控电路速度,以便动态地调节电压,实现在不降低系统性能的情况下准确地满足性能要求。因此,可以使用最低的功耗来支持每种工作频率,从而延长电池使用寿命并降低器件产生的热量。 TI 的若干种创新技术中均采用了 65 纳米工艺技术,以降低晶体管在空闲时的功耗,如手机来电之前处于待机模式时的这段时间。上述创新技术包括 SRAM 存储区的向后偏置 (back-biasing)、可使电压降至极低的保留触发电路,该电路无需重写逻辑或存储器内容。这些技术进步能够将功耗降低达 1,000 倍。 iSuppli Corporation 的首席分析师 Len Jelinek 指出：“TI 始终坚持一流的制造与技术发展战略。TI 在 65 纳米制造技术上的进步提高了各家公司为移动无线应用、消费类产品以及微处理器等方面开展 CMOS 技术设计工作的优秀标准。” SoC 设计灵活性 TI 一如既往地贯彻采用若干优化工艺技术这一方针策略,以平衡终端产品或应用的独特需求。而这一独特需求通过调节晶体管的门长度、阈值电压、门电介质厚度或偏置条件等即可实现。65 纳米设计库可提供众多无可匹敌的选项,能够实现最高的设计灵活性与性能优化。 极低功耗的产品将有助于延长诸如 3G 无线手持终端、数码相机以及多媒体功能日益复杂的音频播放器等便携产品的电池使用寿命。中档产品同时支持基于 DSP的产品以及 TI用于通信基础设施产品的高性能 ASIC 库。TI 最高性能的 65纳米工艺技术产品支持 Sun 微系统公司的 UltraSPARC® 系列 64 位处理器。 实现模拟与数字集成 65 纳米工艺将在未来产品中支持 TI 具有革命性的 DRP™ 架构,以便在单芯片无线解决方案中集成数字 RF 功能。通过在数字 CMOS 中处理 RF 功能,TI 降低了收发功能的制造成本及功耗,并释放了亟需的板级空间,使其能够用于先进的应用及功能。 此外,TI 开发资源库还支持众多不同的阈值电压晶体管,为了优化电路系统可将这些晶体管组合起来以实现更低的功耗或更高的性能;并支持使用优化模拟晶体管与高密度 MIM 电容器的模拟/混合信号宏。就 SoC 设计而言,特别是那些针对注重芯片区域的便携式系统的设计而言,集成这些模拟功能可以实现更轻便、价格更低、移动性更高的应用。 充分利用最新材料与制造工艺 65 纳米工艺包括多达 11 层与低 k 电介质集成的铜互连,该电介质为有机硅酸盐玻璃 (OSG),其 k （介电常数）值为 2.8-2.9。低 k 材料可以降低有源功耗并缩短器件互连层内部的电容以及传播延迟时间,从而提高了芯片的总体性能。其它改进技术还包括：在芯片处理过程中对晶体管通道的工艺应变诱导,以提高电子与空穴迁移率 (hole mobility);用于降低门以及源极/漏极电阻的硅化镍;以及超浅源极/漏极接面结合技术。差动失调分离器的独特用途在于其可以单独对 NMOS 与 PMOS 晶体管进行优化,从而提高性能,使功耗降至最低。 TI 的 65 纳米工艺技术是针对 200 毫米与 300 毫米生产系统而开发的,预计将于 2005 年后期正式投产。 |
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