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利用PC并行口实现数据的快速获取和控制 |
| 发布时间:2003年6月23日 点击次数:836 |
| 来源: 作者:珊译 |
为实现精确控制,需将开关控制换为PID控制,即将数字输出信号替换为模拟输出或PWM。控制电路包括八通道的12位ADC,2位数字输出(DO),2位PWM和2位数字输入(DI),它们以EPP模式通过并行口与PC机相连。在EPP模式下,端口是4个控制位的8位双向总线。一个完整的I/O周期约需1ms,故最大转换速率为1MB/s。因为A/D转换需要几个I/O周期,模拟转换速率约为100kHz,而开关转换非常迅速,可在1ms内完成,故系统反应时间很短。 由于CPLD的灵活性好、更经济,越来越多的数字设计是基于CPLD的,它以一个单高密度器件取代了搭建逻辑电路的旧模式,使设计更加灵活、紧凑、速度快。设计、综合、模拟CPLD的内容有多种方法：硬件描述语言(如VHDL)和电路原理图等。 图1中最关键的部分是U1,它将所有电路逻辑集成在一个芯片上。由于并口不包括地址总线,系统要在2个周期内进行数据的读或写,即先写地址,再进行读或写数据。 U2中MAX1973为12位数据获取系统,单电源5V供电,提供8个可编程模拟输入通道,其电压可选范围：±10V,±5V,0~10V,0~5V。该设备提供与传感器(4~20mA,±12V和±15V)的灵活接口。另外,转换器有过压保护(±16.5V),采样速率可达100kSa/s。U2使用内部时钟,经C8、C9和C10接模拟地,通过写ADC的控制位激活A/D转换。其控制方式为“0-1-0-R-B-A2-A1-A0”,其中R为一个范围(0~5V,1~10V),B为极性选择(0为单极,1为双极),A2-A1-A0为通道选择。 U3为10MHz时钟电路,C1、C2、C3、L1、L2为模拟部分电源引脚的滤波电路,R1、C6为上电复位电路,U4为5V低压稳压器。
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