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第15143篇:20位单片音频数模转换器PCM63P |
| 发布时间:2006年10月29日 点击次数:1205 |
| 来源: 作者:湖北武汉大学电气工程学院 李从飞 |
1 概述 ＰＣＭ６３Ｐ是ＢＢ公司采用独特双ＤＡＣ共线结构生产的超低失真２０位精密ＤＡＣ芯片。该结构可消除有害的数模感应干扰误差和其它双极性零点附近的非线性,因此,ＰＣＭ６３Ｐ的噪声非常低最大ＳＮＲ为１１６ｄＢ同时具有１６倍的过采样率和快速建立时间电流输出２ｍＡ阶跃时为２００ｎｓ。下面是ＰＣＭ６３Ｐ的主要特点： ●是一种共线的２０位音频ＤＡＣ; ●可近于理想地在低电平工作; ●输出无数模感应干扰; ●可快速（２００ｎｓ）电流输出（±２ｍｓ）; ●带有工业标准的串行输入接口; ●超低失真,最大－９６ｄＢ（无外部调整）; ●带有基准源; ●最小ＳＮＲ为１１６ｄＢ（按加权方式计算）; ●具有１６倍过采样能力。 2 结构功能
图１所示是ＰＣＭ６３Ｐ数模转换芯片的内部结构框图。图２则给出了其引脚排列,各管脚的功能说明如下： ＣＡＰ（１脚）：伺服放大器去耦电容接入端; ＋ＶＡ（２脚）：＋５Ｖ模拟电源; ＣＡＰ（３脚）：基准去耦电容接入端; ＣＡＰ（４脚）：失调去耦电容端; ＢＰＯ（５脚）：双极性偏置电流输出端口,典型偏置电流输出为＋２ｍＡ; ＩＯＵＴ（６脚）：ＤＡＣ电流输出; ＡＣＯＭ（７脚）：模拟公共端; ＲＦ１（９脚）： 反馈接入端; ＲＦ２（１０脚）： 该脚与９脚之间在芯片内部接有１．５ｋΩ反馈电阻以用于外部反馈; －ＶＤ（１１脚）：－５Ｖ数字电源; ＤＣＯＭ（１２脚）：数字公共端; ＋ＶＤ（１３脚）：＋５Ｖ数字电源; ＣＬＫ（１８脚）：ＤＡＣ数据时钟输入; ＬＥ（２０脚）：ＤＡＣ数据锁存允许; ＤＡＴＡ（２１脚）：ＤＡＣ数据输出; ＵＢ２ Ａｄｊ（２３脚）：选择高ＤＡＣ位２调整（－４．２９Ｖ）; ＬＢ２ Ａｄｊ（２４脚）：选择低ＤＡＣ位２调整（－４．２９Ｖ）; ＶＰＯＴ（２５脚）： 位调整基准电压抽头（－３．２５Ｖ）; －ＶＡ（２８脚）：－５Ｖ模拟电源; ＮＣ（其它）：空脚。 3 工作原理 3.1 双ＤＡＣ共线结构 ＰＣＭ６３Ｐ采用的是新型设计。它把传统ＤＡＣ的优点（良好的满量程性能、高信噪比和使用方便）和优秀的低电平性能结合起来。其内部的两个ＤＡＣ以互补的方式组合起来,可以产生良好的线性输出。这两个ＤＡＣ共享基准源和Ｒ——２Ｒ阶梯网络,从而保证了在所有条件下的完全跟踪。它们通过交换ＤＡＣ的个别位和激光校准的精密电阻来使ＤＡＣ之间达到高精度匹配。 ＰＣＭ６３Ｐ采用的这种新的互补线性结构也称双ＤＡＣ共线结构,该结构可在两个方向上以小的阶跃离开零点,从而避免了任何误操作或“大”的线性误差,同时可提供一个绝对值电流输出。ＰＣＭ６３Ｐ的低电平性能确保了它的２０位精度,尤其是在临界的双极性零点附近。 3.2 动态指标 ＰＣＭ６３Ｐ的一个重要动态指标就是总谐波失真＋噪声（ＴＨＤ＋Ｎ）ＰＣＭ６３Ｐ以８倍４４．１ｋＨｚ的标准音频采样频率读入数字数据,从而实现９９１Ｈｚ的正弦波输出。其音频转换的动态范围可看作是相对于０ｄＢ的－６０ｄＢ有效输出信号电平下的ＴＨＤ＋Ｎ的测量值。在－９０ｄＢ输出电平上,ＰＣＭ６３Ｐ对理想信号的偏差一般少于±０．３ｄＢ。这些性能体现了ＰＣＭ６３Ｐ共线ＤＡＣ电路在低噪声和双极零点附近接近理想的性能。 4 PCM63P的应用 4.1 数字输入 ＰＣＭ６３Ｐ能够接收与ＴＴＬ兼容的逻辑电平。在输入线上,采用差动电流模式的逻辑输入结构改善了ＰＣＭ６３Ｐ的抗噪声干扰能力。ＰＣＭ６３Ｐ的数据形式采用的是二进制补码形式,是最高有效位在前的串行数据流。位串中的任何数字都可以在２０位数据前加载,因为在ＬＥ（寄存器使能信号）变低后,只有在它之前的最后２０位数据才能转移到并行ＤＡＣ寄存器中。 在ＰＣＭ６３Ｐ芯片中,ＤＡＣ的串行数据输入位都在时钟ＣＬＫ的上升沿触发,ＤＡＣ的串行到并行数据的转换 是在使能信号ＬＥ的下降沿进行的。其转换时序图如图３所示。ＰＣＭ６３Ｐ的典型时钟速率为１６．９ＭＨｚ。
4.1 电源与滤波电容
采用内部反馈电阻的ＰＣＭ６３Ｐ应用电路连接图见图４所示,它采用电压输出模式。如果不用反馈电阻,ＰＣＭ６３Ｐ的９、１０脚应当悬空。ＰＣＭ６３Ｐ采用±５Ｖ电源,两个正电源应接于同一点,负电源亦应如此。同时应在每个电源引脚处加去耦电容,以使电源干扰抑制最大。两个公共点都应连到模拟电平面并应尽可能靠近芯片。 实际上,图４电路对去耦电容并没有特别的要求,对偏置去耦电容的大小要求也不严格,但采用较大值的电容会有更好的ＳＮＲ性能。另外,电路中的所有电容都应尽可能接近芯片引脚以减小从周围电路中感应到的噪声。 |
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