Altera公司开始发售6.0版的Quartus II软件,包括了时序分析工具TimeQuest,并且能够支持Synopsys设计约束（SDC）时序格式。这一最新版本还包括扩展的团队设计（Team Work）功能,能够有效的管理高密度设计团队之间的协作。这些改进主要针对当今高密度90nm的设计要求,同时对更高密度FPGA的需求以及Altera发展下一代65nm产品系列打下了基础。

　　Altera在最新版Quartus II软件中引入了新的技术改进,以满足客户对90nm的需求,并为65nm工艺节点打下了基础。TimeQuest时序分析工具帮助用户对时序约束较复杂的设计进行建立、管理和分析操作,例如时钟复用设计和源同步接口等,用户还可以迅速完成高级时序验证。 该软件的团队设计支持特性包括工程管理器接口、用于顶层设计的资源管理和时序预算。此外,工程管理器接口还支持设计人员管理模块间的时序约束,实现最佳性能。这一新特性支持团队在高密度FPGA设计上的协作,从而提高了团队效率,增强了设计模块相互之间的性能。

　　同时,通过对流行的IEEE 1800-2005标准SystemVerilog语法硬件描述和验证语言设计结构的支持,该工具实现了速度更快的寄存器传送级（RTL）。其增强的I/O引脚规划器与Altera知识产权（IP）更直接的集成,简化了引脚分配。该软件扩展的电路板级设计还能支持提供Stratix II单端输出的HSPICE模型。