EDA 供应商帮助 IC 设计师与封装设计师更高效地协同工作。
　　要 点
　　10年前,设计师主要用机械 CAD 工具完成封装的开发。
　　早期的 EDA 封装设计工具是把印制电路板设计工具拿出来“重新激活”。
　　TSMC 的参考流程 5.0 要求供应商为 90 nm 设计提供 IC封装协同设计工具。
　　SIP（系统封装）正在代替 SOC（单片系统）,成为各家公司应对快速变化市场的首选。
　　EDA 供应商正在研究 SIP 的发展,以确定是否存在开发专用 SIP 设计工具的机会。

　　打破传统设计流程

　　10年前,IC 设计小组负责建立 IC 设计,而在布局和布线阶段,用一个 Excel 电子数据表文件概述 I/O数或管脚的要求与分配。然后将这个文件转到隔壁的封装设计小组。封装设计师使用机械CAD工具（如 AutoCAD 或专有工具）,根据这个规格建立封装模型,并在硅片测试后作系统调整。小组间一般都会互相提出需要对电子数据表中的数字作修改。

　　这个过程虽并不顺利,但还不算很糟。然而,随着晶体管数目和 I/O 数的增加,依靠电子数据表的工作变得不太实际。另外,今天的很多设计都包含了高速射频(RF)内容,并且用串行互连代替了并行总线,这意味着设计师要应付极高的信号速度以及信号完整性、功耗和散热问题,这些需要对 IC、封装和印制电路板作更多的电路和 EM（电磁）仿真与分析。

　　为了更好地应对这些新出现的问题,很多公司开始雇用信号完整性专家,负责对芯片、封装和电路板的信号分析。传统上,企业雇用一个或多个这种信号完整性专家,参与多个设计小组的工作。这些专家一般使用 3D 电磁场解算器、EM 仿真以及印制 电路板信号完整性工具,跟踪跨越 IC、封装和电路板之间的信号。为进一步避免这些麻烦,封装设计师采用了更先进的封装材料,包括从丝焊转向倒装片封装,甚至采用风扇或液冷封装。当然,封装复杂性的增加也会增加其成本。有些分析家认为,封装的单位成本要高于芯片本身。即使是一般的封装,其复杂性也在增加,而采用 SIP 设计的复杂性则呈指数上升。

　　虽然有一种常见的说法,称 SIP 是穷人的 SOC,但由于供应商要应付快速变化的市场,设计师也不愿意处理在一块芯片上的混合技术（如模拟和数字混合）,所以SIP 仍在一定场合非常有用并很普遍。闪存供应商 M-Systems 是从 SOC 架构转向 SIP 的供应商实例（见附文1“‘M’在‘M-Systems’的意思不是‘单片’”）。但是,要实现一个 SIP 或者一个先进的单芯片封装及其额外设计挑战（尤其是抽象与分析）,就要求 IC设计师及封装设计师更加紧密地协同工作（见附文2“解释两种方法”）。

　　Jaime Metcalfe 是 Cadence 公司 Allegro 系统部门的 SIP 营销副总裁。他说,过去那种相互推诿的办法不管用了,即使是在与封装设计公司有约定时。他表示,事实上,越来越多的客户要求 IC 设计师和 ASIC 设计按照特定的引脚规格来设计,这样的设计才能装进印制电路板。这种情况在手机市场上尤其常见。“印制电路板是手机中最主要的成本部件。通过管脚的优化,手机制造商可以满足性能目标的要求,减少印制电路板的层数。从而降低成本。”

　　工具的进化

　　EDA 供应商从两个方向对 IC 与封装的协同设计进行攻关：上游采用 IC 优化工具,而下游则用印制电路板系统工具。业界尝试做 IC 设计与封装设计组合的第一步是采用一个以 IC 为中心的方案,供应商开始将 I/O 管脚分配软件整合到 IC 物理实现工具内。Cadence 公司 Allegro 集团 SIP 产品营销总监 Keith Felton 认为,这样一来就可以省略在电子数据表中建立配置的手工作业。

　　Felton称 ：“这点对于具有高速信号（如 SERDES,即串行器/解串器）的设计更加重要。你肯定不希望在芯片里留下太多封装难以解决的毛病。”

　　多年来,Cadence、Synopsys 和 Magma公司的IC平面规划工具就已经带有I/O管脚分配功能,但Felton 称传统的平面规划工具性能还不够,因为它们只具备对封装的初级视图。

　　EDA供应商们亦从印制电路板结构方面解决问题。在20世纪90年代中期,Cadence 为封装设计师们创建了一系列印制电路板工具。Advance Package Designer 以及不久以后来自 Avanti（后被 Synopsys 收购）的工具都为封装设计师带来了商用的电子设计与分析。这些工具有逻辑图输入以及封装的布局和自动布线功能,但缺乏与 IC 设计的链接,以及与仿真和分析的链接。过去3年多来,Cadence 和越来越多的业界公司在 IC 与封装协同设计技术方面取得了更大的进展。

　　新的一代

　　An-Yu Kuo 是 Optimal 公司的首席技术官,他说,EDA 业开发 IC 与封装协同设计工具的努力自 2004 年开始提速,当时 TSMC（台积电）发布了它的参考流程 5.0,其中特别强调了需要 IC 与封装协同的设计流程（参考文献 1）。Kuo 称：“今天,我们仍然缺少有凝聚力的协同设计工具,以前的 IC 设计与封装设计是互不关联的孤岛。3年前,TSMC 认识到纳米流程中 IC 与封装协同设计的重要性,业界也开始做出回应。EDA 业已经取得了很大进展,但我们还没有达到目标。”

　　Cadence 是第一个整合流程的厂商,这主要是因为它在市场上已经有了很多单点的工具（图 1）,而大多数封装设计单点工具供应商则对自己的工具作修改,以适应 Cadence 的封装设计流程。一年以前,Cadence 在 Allegro Package SI（信号完整性） 620 中推出了封装和印制电路板协同设计功能,增强了自己的协同设计产品。该工具在 Allegro Package SI 仿真器中增加了 Optimal 公司的 3D 电磁场解算器引擎。620 工具可以读、写由 Allegro Package Designer 完成的封装设计,以及用 Allegro印制电路板布局工具建立的印制电路板设计。这样用户可以在电路板布局与电气效果之间做出权衡。

　　Felton 称：“我们希望帮助用户分析从芯片一直到印制电路板的电气路径,并对封装基板以及印制电路板基材的最终掩膜的质量水平做出优化。”

　　Synopsys 也在推动自己的成果。该公司在 2001 年对 Avanti 的收购中获得了 Xynetix 封装设计工具,但在 2005 年 9 月,Synopsys 用 JupiterI/O 实现了进一步的流程自动化。该工具是一个并行的芯片与封装 I/O规划工具,包括 I/O 与凸点布局、RDL（重新分配层）走线,以及一些封装走线规划。它通过 Milkyway 数据库访问 IC 数据,并通过标准接口访问封装数据。

　　实际上,IC 与封装协同设计的市场还处于起动阶段。截止发稿时止,Rio Design Automation（有 Cadence 和 Magma 的背景）将推出 RioMagic。与 JupiterI/O 类似,用户可以用该工具并行设计IC和封装,而不是顺序设计（图2）。Rio首席执行官 Kaushik Sheth 称这个流程可以使 IC设计师对其IC设计做出“与封装有关”的调整,如果需要对电路板或封装做修改,IC设计可以立即反映出这些变化。在 RioMagic 流程中,用户在IC规划阶段用一个极佳的I/O数据模型进行工作,流程的剩余阶段通过Si2的OpenAccess 进行访问。

　　Rio 的营销副总裁 Joel McGrath 称,RioMagic 能对 I/O 信号的完整性和芯片封装的功率完整性进行分析。为此,RioMagic 建立了可捕捉片上和封装寄生参数的电气模型。为了建立模型的片上部分,RioMagic 预先对芯片上的互连进行特性描述,并保存在查寻表内。

　　至于电气模型的封装部分,RioMagic 提取RLC和K,建立一个封装的 PEEC（部分等效电路）详细模型。这个 PEEC 模型可以记录整个封装,而没有因运行电磁场解算器所需的成本。该工具亦生成一个包含主驱动器、耦合网驱动器、耦合网寄生网络,以及每个网承载印制电路板端结的仿真层面。RioMagic对这个网络进行分析,然后计算主网络切换的响应,以及来自邻近网络的所有耦合效应。

　　RioMagic 包括一个综合引擎,它用此模型帮助用户分配 I/O,并可以立即看到它对 IC 平面规划的影响。当用户移动硬核时（它

参考文献
1. www.tsmc.com/tsmcdotcom/PRListingNewsAction.doaction=detail&LANG=E& newsid=1521&newsdate=2004/07/15.
2. www.fractus.com.