简介： 说明 差分LVPECL时钟驱动电路分布一双差分LVPECL时钟输入（CLKIN，CLKIN\）9对差分时钟（Y，Y\）输出以最小的时钟分配倾斜。它是专为驾驶50-输电线路。 当输出使能（OE\）低，9个差分输出，在相同的频率开关的差分时钟输入。当OE\高，9个差分输出，在静止状态（Y输出在低状态，Y \输出高态）。 VREF输出可绑到CLKIN\输入为单端CLKIN输入。 CDC111的特点是操作从0°C至70 °C。 特性 低输出偏移时钟分配中的应用 差分低电压伪ECL（LVPECL）的兼容输入和输出 差分时钟输入分配到9个差分时钟输出 输出参考电压，VREF时，允许从单端时钟输入分配 单端LVPECL兼容输出启用 塑料芯片载体封装 CDC111 Frequency (Max) (MHz) 500 Input Level LVPECL No. of Outputs 9 Output Level LVPECL VCC (V) 3.3 Static Current (mA) 80 Pin/Package 28PLCC