m255
K3
13
cModel Technology
Z0 dH:\yyyyyyyyyyyyyy\dinggao\vga\Verilog HDL\simulation\modelsim
vpll
!i10b 1
!s100 hi94GQ_OVTMBXN;AVo[QD1
IS>P>VfO:KoTz3k;ogPBNP0
VzfkfP6a`93>j;B^ZKD1j91
Z1 dH:\yyyyyyyyyyyyyy\dinggao\vga\Verilog HDL\simulation\modelsim
w1400471011
8H:/yyyyyyyyyyyyyy/dinggao/vga/Verilog HDL/pll.v
FH:/yyyyyyyyyyyyyy/dinggao/vga/Verilog HDL/pll.v
L0 39
Z2 OV;L;10.1d;51
r1
!s85 0
31
!s108 1400479185.703000
!s107 H:/yyyyyyyyyyyyyy/dinggao/vga/Verilog HDL/pll.v|
!s90 -reportprogress|300|-vlog01compat|-work|work|+incdir+H:/yyyyyyyyyyyyyy/dinggao/vga/Verilog HDL|-O0|H:/yyyyyyyyyyyyyy/dinggao/vga/Verilog HDL/pll.v|
!s101 -O0
Z3 o-vlog01compat -work work -O0
Z4 !s92 -vlog01compat -work work {+incdir+H:/yyyyyyyyyyyyyy/dinggao/vga/Verilog HDL} -O0
vpll_altpll
ISWEVgMRGP651WOo__gi_k2
V<Ibm>]d3WNOG:[8GRoTm93
R1
w1400471161
8H:/yyyyyyyyyyyyyy/dinggao/vga/Verilog HDL/db/pll_altpll.v
FH:/yyyyyyyyyyyyyy/dinggao/vga/Verilog HDL/db/pll_altpll.v
L0 29
R2
r1
31
R3
!i10b 1
!s100 VE_d`mak3?mm8K94ED`[L1
!s85 0
!s108 1400479185.546000
!s107 H:/yyyyyyyyyyyyyy/dinggao/vga/Verilog HDL/db/pll_altpll.v|
!s90 -reportprogress|300|-vlog01compat|-work|work|+incdir+H:/yyyyyyyyyyyyyy/dinggao/vga/Verilog HDL/db|-O0|H:/yyyyyyyyyyyyyy/dinggao/vga/Verilog HDL/db/pll_altpll.v|
!s101 -O0
!s92 -vlog01compat -work work {+incdir+H:/yyyyyyyyyyyyyy/dinggao/vga/Verilog HDL/db} -O0
vr_g_b
I[hbTk_H_[g0M=P_oz=N>m0
V50SlIo[V5mgH[KX`=PGl23
R1
w1400479138
8H:/yyyyyyyyyyyyyy/dinggao/vga/Verilog HDL/r_g_b.v
FH:/yyyyyyyyyyyyyy/dinggao/vga/Verilog HDL/r_g_b.v
L0 1
R2
r1
31
R3
R4
!i10b 1
!s100 O@MSeU3^R2BHY^2O1M^U42
!s85 0
!s108 1400479185.406000
!s107 H:/yyyyyyyyyyyyyy/dinggao/vga/Verilog HDL/r_g_b.v|
!s90 -reportprogress|300|-vlog01compat|-work|work|+incdir+H:/yyyyyyyyyyyyyy/dinggao/vga/Verilog HDL|-O0|H:/yyyyyyyyyyyyyy/dinggao/vga/Verilog HDL/r_g_b.v|
!s101 -O0
vtest
IE3PChh9LZ;jmXXgGNYJ3g2
Vk<3<[f=78GX=_HO53D;7>3
R1
w1400478547
8H:/yyyyyyyyyyyyyy/dinggao/vga/Verilog HDL/test.v
FH:/yyyyyyyyyyyyyy/dinggao/vga/Verilog HDL/test.v
L0 2
R2
r1
31
R3
R4
!i10b 1
!s100 cHdWLzjcUXV]n56>VAb?_3
!s85 0
!s108 1400479185.265000
!s107 H:/yyyyyyyyyyyyyy/dinggao/vga/Verilog HDL/test.v|
!s90 -reportprogress|300|-vlog01compat|-work|work|+incdir+H:/yyyyyyyyyyyyyy/dinggao/vga/Verilog HDL|-O0|H:/yyyyyyyyyyyyyy/dinggao/vga/Verilog HDL/test.v|
!s101 -O0
vtop
I9TK@X1X?hGAZ==DINB16[0
Vh59VT32EAYnHVj?Clcc283
R1
w1400471647
8H:/yyyyyyyyyyyyyy/dinggao/vga/Verilog HDL/top.v
FH:/yyyyyyyyyyyyyy/dinggao/vga/Verilog HDL/top.v
L0 1
R2
r1
31
R3
R4
!i10b 1
!s100 OY3BkQo[3^K?eOfUQz^h`0
!s85 0
!s108 1400479185.093000
!s107 H:/yyyyyyyyyyyyyy/dinggao/vga/Verilog HDL/top.v|
!s90 -reportprogress|300|-vlog01compat|-work|work|+incdir+H:/yyyyyyyyyyyyyy/dinggao/vga/Verilog HDL|-O0|H:/yyyyyyyyyyyyyy/dinggao/vga/Verilog HDL/top.v|
!s101 -O0
vvga
I0:>1ijZgYI8::LgZa<E9Z0
V5:0PJd2>jkZhR]DbmVj?_3
R1
w1400478707
8H:/yyyyyyyyyyyyyy/dinggao/vga/Verilog HDL/vga.v
FH:/yyyyyyyyyyyyyy/dinggao/vga/Verilog HDL/vga.v
L0 1
R2
r1
31
R3
R4
!i10b 1
!s100 H8YjlmcoB@zN5iaAAT37l2
!s85 0
!s108 1400479184.937000
!s107 H:/yyyyyyyyyyyyyy/dinggao/vga/Verilog HDL/vga.v|
!s90 -reportprogress|300|-vlog01compat|-work|work|+incdir+H:/yyyyyyyyyyyyyy/dinggao/vga/Verilog HDL|-O0|H:/yyyyyyyyyyyyyy/dinggao/vga/Verilog HDL/vga.v|
!s101 -O0
