楼 主:eguo1979 2002年9月25日16:47

 硬件:急急急！请教一个vhdl的问题！！！
请教：下面是一个简单的vhdl写的程序，为什么在maxplus2下可以仿真成功，而在xilinx 
foundation serise 3.1下面方针时，总是出现posiible system oscillations. this may 
be referring to combinatorial feedback loops in your design. signals may be 
experiencing logic contention due to driven nets.
我正在一个项目中使用xilinx的xc95108,需要输出带有向内部反馈的信号，不只如何做，请
多指教，谢谢了。
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;

entity exam1 is
    port(
        d0,d1 : in std_logic;
        s : in std_logic_vector(1 downto 0);
        op : out std_logic
        );
end exam1;

architecture behav of exam1 is
    signal a : std_logic;
begin
    process(s)
    begin
        case s is
                when "00" =>
                    a<=d0;
                when "01" =>
                    a<=d1;
                when "10" =>
                    a<=not a;
                when others =>
                    a<='0';
        end case;
    end process;
    op<=a;
end behav;