楼 主:FZX 2002年9月1日18:45

 硬件:CPLD并串转换求救！！
 
我用EPM7128SLC84-15做了一个并串转换，但在时钟分解时（用CLK接138E1，E2。CLK1，
CLK2分别由Y0、Y1输出）始终有1位数据出现错误（Dn)。但去掉138又正常（只能用一个
CLK），但以前用分立的集成块没有问题，求救！！万分感谢！！！！！ 

  
第2楼:liu 2002年12月30日10:35

 回答：硬件:CPLD并串转换求救！！
用仿真看看波形，可能有延时存在。
                 liu