楼 主:hmxu 2002年7月19日12:59

 初学者:关于VHDL，这句话是什么意思？
library ieee;
use ieee.std_logic_1164.all;
entity ass is
-- 4-bit serial-in and parallel-out shift register
    port ( CLK: in STD_LOGIC;
      DIN: in STD_LOGIC;
      DOUT: out STD_LOGIC_VECTOR(3 downto 0)
      );
end ass;
architecture ass_arch of ass is

signal REG: STD_LOGIC_VECTOR(3 downto 0);

begin

process (CLK)
begin

   if (CLK'event and CLK='1') then  
      REG <= DIN & REG(3 downto 1); --这里是什么意思？
   end if;
 DOUT <= REG;
end process;
end ass_arch;

  
第2楼:xiaoqi 2002年7月19日22:44

 串入并出(类似ls164).原reg中的数据右移一位（最低位丢失），din取代reg中的最高位。