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*第39168篇: modelsim后仿真verilog代码，怎么看模块内定义的reg的变化？
楼 主:
modelsim后仿真verilog代码，怎么看模块内定义的reg的变化？verilog编写的代码，在modelsim里进行fpga的post-map仿真，怎么看verilog代码里定义的reg寄存器的值？现在只能看到模块端口的波形，模块内部定义的reg全部被变成门级的硬件了。
谢谢
modelsim后仿真verilog代码，怎么看模块内定义的reg的变化？