library ieee;
use ieee.std_logic_1164.all;

entity aqw is port (
   in1 : in bit_vector;
   in2 : in bit_vector;
   pout : out bit_vector ;
 cnt1: in bit);
end aqw;

architecture func of aqw is
begin
   pout   <= in1 when cnt1 ='0' else
    in2 ;
end  func

编译时出这样的错：
project has no output or bidirection pins in the top_level design

这是什么原因，郁闷，请大侠帮忙！！！谢谢